不用相减，在不同的FPGA有不同的使用方式，Altera的一般只需关注正端就可以了， ISE, Lattice的有对应的原语模块来做这种事儿，可以去查查文档，具体记不得了。

这应该是LVDS接受的问题，能多找几个0x555, 0xaaa， 0xfc0, 0x03f这样的特殊数据进行调整一下吗？

VHDL 模块： ENTITY SIN IS           PORT (CLK,kd,ku: IN STD_LOGIC;                             DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ;           daclk,LED: OUT STD_LOGIC ); END; Verilog调用示例： SIN        u0 (         .CLK                        (clk                        ),        // I,                1-bit,        system clock, 50 MHz         .kd                        (kd                        ),        // I,                1-bit,        frequency decrease         .ku                        (ku                        ),        // I,                1-bit,        frequency increase         .DOUT                (                        ),        // O,        8-bit,                .daclk                (                        ),        // O,        1-bit,         .LED                        (                        )        // O,        1-bit,        led );

Verilog里面调用VHDL或者VHDL里面调用Verilog都是可以的 不过有时候仿真软件有限制， 像Altera的Modelsim-Altera就有此限制，不能混合调用。

对啊，要做什么效果啊，拿出来说说，大家讨论讨论，说不定你就有思路了。