最近我做的训练题目是用FPGA实现I2C接口，我的流程是：MODELSIM前仿真-MODELSIM后仿真-下载电路设计到FPGA上面，用QARTUS 内置SIGNAL TAP来进行测试-连接实际的其他模块，删除SIGNAL TAP，用逻辑分析仪来进行检验。你说的用quartus生成的testbench是属于后仿真阶段，我建议是先在MODELSIM里面写代码，然后理想仿真（不考虑实际电路实现情况，没有延时什么的），这个仿真过程需要自己写一个testbench。我觉得所谓的testbench就是根据需要来给你的电路模块提供激励，这个参考夏宇闻的Verilog 教程是不难写的，写好之后就可以自己实现一个闭环系统来做前仿真。前仿真通过之后，把代码转到QUARTUS II里面去，有些细节可能要改，但是很少，然后用quartus编译生成逻辑网表文件（包含了具体电路实现和延时），可以利用这个进行后仿真也可以不做，直接QARTUS 内置SIGNAL TAP来进行测试，这个才是关键！因为前仿真通过很容易，但是一旦涉及到具体的电路实现就会出现很多其他问题，前仿真只是保证逻辑思路对了而已，后面还有很多其他问题需要解决的！我用的是modelsim 6.5,附件里面是自己找的资料，希望能帮到你