你给的图是电流型电压互感器，还有电流互感器呢

电流互感器呢，两根线，直接串联？

本帖最后由 paulhyde 于 2014-9-15 03:16 编辑 可能会是扫频仪  

09年出现过宽带直流放大器

谢谢夏老师的回帖。我自己看差了。谢谢提醒

夏老师您好，请教您关于独热编码和格雷编码表示状态机电路速度问题。独热编码所占用的触发器相比Gray码要多，而进行译码的组合逻辑点电路相对要少，电路速度也要快，但下面综合出来的电路第一个是采用独热码的，系统时钟可以提高到340MHz，第二个是采用Gray码的，系统时钟却只能提高到289MHZ，这是该怎么解释？     谢谢 ！

夏老师，实在是非常抱歉，因为 1457 楼的帖子里面有网页链接，我以为没发上去，重复了又发了一个。抱歉。

夏老师您好，下面是我买FPGA学习板时，卖家赠送的例程的截图。我想就他们这种 coding style请教您。 按照他们的风格，在一个 always 块里面只对一个变量进行赋值，一个变量只出现在一个 always 块里面，基本上属于一个 时序电路加上一个组合电路的形式， 从而避免了多驱动源的现象产生，也不必去过多的考虑 阻塞与非阻塞的问题。全部的设计中就是 always 块 ，和连续赋值语句 assign 构成。作为初学者，确实能感觉到 Verilog 是用来做电路描述的，所做的也完全是硬件，而不是编程。但是我看到其他的一些而且几乎所有的做FPGA学习板的卖家他们的 coding style 就和您在《Verilog数字系统设计教程》里面所写的Verilog的 coding style 一样，但这样，我总感觉 有一点 C 的风格，感觉不是在描述，而是在设计编程，这让我很苦恼。如果以后我能有幸从事这方面的工作，对一个有自己固定代码风的人来说，那么这两种 coding style 阅读代码的时候感觉会很不适应      我想就这两种 coding style 的不同您是怎样看待的，而且就初学者来说，哪种更适合或者说更容易接受。

夏老师您好，我想请教您一下 这是我买FPGA学习板时所带的 Verilog 例程。他的这种 coding style ，完全是 在一个always块里面只对一个变量进行赋值，一个变量只出现在一个always块里面，这样就可以避免多去驱动源的想象了，基本上是由 一个时序电路加上一个组合电路的形式。但和您的 《Verilog数字系统设计教程》里面的coding style 完全不同。我想知道您是怎样看待他的这种coding style。      初学者。             谢谢 ！ //========================================================================== //Filename  :PS2_CTL.v //modulename:PS2_CTL //Author    :xp.wu //Date     :2010-01-08 //Function  :This is a PS2 receiver module which can receive PS2 interface //           input, example PS2 keyboard.. //Uesedfor  :RedCore_EP2C5_V3_EVB, made by redcore. //Taobao    :http://redcore-1.taobao.com //E-mail    :xingping99@163.com //QQ     :109019299 //========================================================================== `define UD #1 module PS2_CTL ( //Global ports. SYSCLK, RST_B, //PS2 ports. PS2_CLK, PS2_DATA, DATA_REC, DATA_NEW ); //========================================================================== //Input and output declararion //========================================================================== input  SYSCLK; input  RST_B; input  PS2_CLK; input  PS2_DATA; output [15:0] DATA_REC; output  DATA_NEW; //========================================================================== //Wire and reg declaration //========================================================================== wire  SYSCLK; wire  RST_B; wire  PS2_CLK; wire  PS2_DATA; reg [15:0] DATA_REC; reg  DATA_NEW; //========================================================================== //Wire and reg in the module //========================================================================== wire  TIME_OUT;  //The ps2_data last more then 100ms. wire  DATA_EN; reg [1:0] PS2_CLK_REG;  //Save the PS2_CLK one clock. reg [1:0] PS2_CLK_REG_N; reg [31:0] TIME_CNT; reg [31:0] TIME_CNT_N; reg [3:0] BIT_CNT; reg [3:0] BIT_CNT_N; reg [10:0] BIT_SHIFT; reg [10:0] BIT_SHIFT_N; reg [39:0] DATA_SHIFT; reg [39:0] DATA_SHIFT_N; reg [15:0] DATA_REC_N; reg  DATA_NEW_N; //========================================================================== //Logic //========================================================================== //========================================================================== //Time out control. //========================================================================== //Time control, when ps2_clk last high level longer than 100ms, soft reset. always @ (posedge SYSCLK or negedge RST_B) begin   if(!RST_B)     TIME_CNT

夏老师您好，今年7月份我想去至芯参加培训，是您亲自授课吗？

问题找到了 谢谢