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1. 用FPGA/CPLD设计UART 4/4076 FPGA/CPLD 2012-09-03
  
  串行数据帧和接收时钟是异步的，发送来的数据由逻辑1变为逻辑0可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd输入由1到0，逻辑0要8个CLK16时钟周期，才是正常的起始位，然后在每隔16个CLK16时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。
2. 用FPGA/CPLD设计UART 4/4076 FPGA/CPLD 2012-09-03
  
  :) 文写的不错
3. 【FIFO】【高清】【抢先下载】 957/106272 FPGA/CPLD 2012-09-03
  
  谢谢！学习学习
4. FPGA应用设计资料整合帖（不断补充中） 274/74080 FPGA/CPLD 2012-09-03
  
  非常感谢，我正要用到这写资料！
5. 《设计与验证:Verilog HDL》PDF及光盘全套入门不错的书！ 317/54637 FPGA/CPLD 2012-09-03
  
  呵呵！谢谢楼主分享！下载学习一下！
6. 《设计与验证:Verilog HDL》PDF及光盘全套入门不错的书！ 317/54637 FPGA/CPLD 2012-09-03
  
  呵呵！谢谢楼主分享！下载学习一下！
7. 《设计与验证:Verilog HDL》PDF及光盘全套入门不错的书！ 317/54637 FPGA/CPLD 2012-09-03
  
  呵呵！谢谢楼主分享！下载学习一下！
8. Verilog学习小笔记3 3/2671 FPGA/CPLD 2012-09-03
  
  不知道CPLD能用吗
9. 两个VHDL写的51单片机内核 10/5292 FPGA/CPLD 2012-09-03
  
  太好了！！！！！！！！！！！！！！！！！！！！！！11
10. 淘宝上买的JZ2440板子，没用过的，现转手 6/3567 淘e淘 2012-09-03
  
  50+50+50+50出不？

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