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大哥，我的邮箱1045241411@qq.com
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求给
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要:)
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怎么下呀，大哥
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怎么回复了还没有，逗我玩呀。。。
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爱学习
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爱学习
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怎么打开呀请问？
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想要，求给
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谢了
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喔，我自己写了一个
代码：----------------------------------------------------------------------------------
-- Company:
-- Engineer:
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-- Create Date: 14:22:13 05/20/2012
-- Design Name:
-- Module Name: some - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity some is
Port ( A : in STD_LOGIC;
CLK : in STD_LOGIC;
C : out STD_LOGIC;
Z : out STD_LOGIC);
end some;
architecture Behavioral of some is
signal s1:std_logic;
signal s2:std_logic;
signal s_z:std_logic;
signal s_c:std_logic;
begin
process(clk)is
begin
if(clk'event and clk='1')then
s1
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不是，我也是因为对fpga感兴趣才会专门上论坛来逛的，只是顺便考试，何乐而不为？。。我还专门买了本您写的verilog的书。。打算考完试就开始学。。您说的是，既然要着眼于系统级就不能太钻牛角了，，只是。。我这刨根挖底的性格改不了。。呵呵
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喔，我是在调试程序的时候发现了这些问题，。。当然是想做数字系统设计的。。。只是我问的这些题其实是复习考试时出现的，，老师要是有空希望能帮学生解答一下
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老师，请问我定义的std_logic_vector(0 to 0),编译器是把它当作了std_LOGIC处理了吗？否则为什么我调用std_logic.unsigned.all中的重载运算符“+”进行（dout::buffer std_logic_vector(0 to 0)
dout
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是这样的老师，最近我在学习用vhdl，然后这是一道作业题，所以向老师请教。。。
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是这样的老师，最近我在学习用vhdl，然后这是一道作业题，所以向老师请教。。。
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谢谢老师
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针对32位计数器和32位加法器电路，指出哪个电路适合用CPLD器件实现，哪个适合用FPGA器件实现。并说明理由。
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请问去哪下
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官人我要
FPGA/CPLD