xander_wang

    1. 请版主帮忙,不吝赐教 感谢您 3/2428 FPGA/CPLD 2012-07-15
      我知道类似,关键是 .CLKIN_IBUFG_OUT(clk_reg) 这个怎么解释啊 ?看不懂啊 ? 这个在Altera板子上怎么实线 ??感谢,万分感谢。小弟在做论文啊...
    2. 如何开始DSP编程[精] 271/86546 DSP 与 ARM 处理器 2012-05-04
      THANKYOU for your sharing
    3. 各位大哥 高手 帮帮忙 6/3721 FPGA/CPLD 2012-05-01
      感谢您 !错误是没哟哦 ,可还是输出 仿真波形 依旧是红线?请问怎么回事 ?在激励里 有清零
    4. 各位大哥 高手 帮帮忙 6/3721 FPGA/CPLD 2012-04-30
      版主您好 !这是激励模块 您说的timescale 定义是在外面的 而 其他的模块我没加 timescale `timescale 1 ns/ 1 ns module waterlap_tb(); reg clk; reg rst; // wires                                                wire Flash_led; wire [2:0]  Run_led;                            top_mod i1 (         .Flash_led(Flash_led),         .Run_led(Run_led),         .clk(clk),         .rst(rst) ); initial                                                 begin                                                   clk

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