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夏老师，最近在写一个FPGA代码需要实现数据统计，设计要求对1080个数据进行统计，当接收完这1080个数据后要输出里面重复次数最多的那个数，如在这1080个数据中有100个10，150个2，50个14等，则最后要输出出现次数最多的数：2.
现在我自己写了一个代码，里面定义了一个RAM，对接收到的数据如为IDX，则就将RAM [IDX]
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夏老师您好，最近我遇到一个棘手的问题，还希望你能指点一二
我用一个FPGA做SDI视频的串并转换，并将转后后的并行数据给CPU处理，当时为了做到SDI视频的分辨率，我在FPGA与CPU之间采用IIC通信，CPU通过IIC从FPGA获取当前SDI视频的相关信息等。
现在的问题是我单独做SDI是没有问题的，单独做IIC也是没有问题的，而当吧SDI与IIC程序整合在一起后，接上SDI输入IIC就老出错，不接SDI输入则IIC也是没有问题。
开始就怀疑SDI输入路径与IIC存在关联，经过检查PCB两者之间存在干扰的可能性较小，而且我吧IIC换到FPGA的其他pin上去，接上SDI输入后IIC还是出错；
后面开始怀疑接上SDI后输出的并行数据与IIC存在问题，但是我在FPGA里面自己写一个与SDI同一分辨率的测试彩条程序并通过同一pin输出给CPU，IIC也是没有问题的，那么后端的并行数据与IIC之间也应该不存在很大的问题。
后面经过测试发现，SDI与IIC程序整合在一起后，不接SDI输入或者接上SDI输入但不分配并行数据pin脚，则IIC通信都是没有问题的。
我在FPGA里面对SDI于IIC进行了时序约束，逻辑区域分割等措施问题都解决不了。
这个IIC程序在其他项目中都在使用，都没有出现现在的问题，还希望夏老师指示一下该如何分析。
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最近在做一个LVDS传输的视频数据进行解串再并行输出做后端处理，本来想用altera的LVDS IP的，可发现IP很不稳定，有时对，有时不对，
现在就想自己写了LVDS解串的代码，可一时半会儿又不知道如何开始，还望各位指教
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不是吧？我安装的11.0都可以运行TCL脚本地，现在不行自己把TCL脚本里面的东西复制到TCL的那个命令行里面运行不就行了
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看看
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FPGA在图像方面应用还是挺多的，如SDI的收发，图像的尺度变换，图像的拼接，图像的混合，图像的串并转换等很多方面。用FPGA来处理图像就如同你有一个万能的芯片，只要你能写出代码，想干什么都可以
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原帖由 夏宇闻 于 2011-12-22 19:50 发表 条件编译一般是针对宏定义的，通常处理的对象是宏模块或组件，而您的程序中针对的却是端口，对输入输出端口做条件编译。以前我没有这样用过，也不知是否可这样用，您最好查一遍条件编译的语法，看看语法如何定义这 ...
实在不好意思，是我在回复的时候书写错误，真实的工程中module之后是有一个名称的testing，是我在录入的时候出错了
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原帖由 夏宇闻 于 2011-12-22 19:50 发表 条件编译一般是针对宏定义的，通常处理的对象是宏模块或组件，而您的程序中针对的却是端口，对输入输出端口做条件编译。以前我没有这样用过，也不知是否可这样用，您最好查一遍条件编译的语法，看看语法如何定义这 ...
谢谢您的回答，关于条件编译用于端口我查询了一下是可以使用的，在查看了别人写的一些代码上面也有这样的使用，而且直接拿来编译是没有问题，我的语法与参考例程的语法是一样的，排除是书写导致错误的可能。
现在的编译错误为：
near end of file ; expecting ")"
unexpected end of file in If Statement
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夏老师，你好
最近我在学习Verilog里面的·ifdef的使用，简单的写了几行代码可就是不对，还望前辈指点：
`include "define.v"
module(clk,
`ifdef led_porta
led_outa,
`endif
`ifdef led_portb
led_outb,
`endif);
input clk;
`ifdef led_porta
output led_outa;
`endif
`ifdef led_portb
output led_outb;
`endif
就这代码，可编译一直报错，提示我的IF结束不对
我在define.V这个文件里面有对led_porta于led_portb的定义
还望前辈指点一二
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来瞧瞧
FPGA/CPLD