难道没人纠结这个问题么

哪位大神知道这个核该怎么设置过滤啊:Cry:

设置了一下触发条件，终于看到波形了，不过这个好像不能看时钟周期，我把时钟信号加进去，看不到时钟周期的变化啊

PC端安装winpcap库，直接在链路层上组帧发送；FPGA端有现成的以太网ip core，物理层的功能由ip core实现，你自己其实只需要实现链路层的功能

就是把组合电路的输出用寄存器缓存一拍，再反馈到该组合电路，而不是直接反馈，其实最好的办法就是把这段组合逻辑改成时序逻辑。网上也有人总结过这样一句话：“反馈回路包含寄存器，这也是最有效的解决方法，记住一点：任何反馈回路都必须包含寄存器”。

LZ你仔细看看你第一幅图里P的位宽，32bit的位宽够吗？得考虑进位呀。若P的位宽不够，DSP输出会把低bit位忽略掉，而高bit位用来保存相应的进位。 你第二幅图里也是这个问题，P为16bit宽度，考虑进位的话，至少需要17bit [ 本帖最后由 超自然 于 2013-4-17 14:55 编辑 ]

谢谢，不知道有没有这方面的文档

谢谢，已解决

谢谢，已经解决了，确实是因为形成了组合反馈环路

  (* INIT = "0" *)   reg         rd_txfer_tog = 1'b0;   (* KEEP = "TRUE" *)   wire        wr_txfer_tog_sync;   (* INIT = "0" *)   reg         wr_txfer_tog_delay = 1'b0;   wire        wr_txfer_en;   (* ASYNC_REG = "TRUE" *)   reg  [11:0] wr_rd_addr;   reg  [11:0] wr_addr_diff;   reg  [3:0]  wr_fifo_status;复制代码贴一段例子中的代码

我用的xilinx的v6，是生成以太网IP核时自带的一个例子，里面用了好多这样的语句

看看，希望有帮助

我又想到一个问题，为什么第一个和第二个综合出来是36k的ram，而第三个综合出来是18k的呢，这个也和深度宽度、单口双口有关么？

我用的是xilinx的，好像和atera的block ram综合不一样

好贵啊:)

确实如此，多谢了:)

第一个和第二个block ram都是128bit的宽度，但一个却用了个4个ram，另一个用了2个ram，这个又该怎么解释呢？

这里有具体的实现代码 http://blog.csdn.net/qin_lin_sb/article/details/8265291

找到原因了 DSP48E:A7->P0         1   3.068   0.412  uut2/mbnum/Mmult_mb_num_mult0001 (uut2/mbnum/mb_num_mult0001) 主要问题在这里，这里用了乘法，其逻辑时延达到了3.068ns，罪魁祸首，想办法用加法代替了，频率提高到210MHz了 [ 本帖最后由 超自然 于 2012-11-5 16:24 编辑 ]

明白了，谢谢