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    1. verilog的always块里，既有电平又有边沿触发呢？ 15/19771 FPGA/CPLD 2011-09-22
      这哥哥，我来试图回答你：在你的VHDL程序里显然采信号的条件是a是上升沿时，同时b和c电平分别是1和0，对吧？这是你所希望的。而在你的verilog程序中，虽然由a的上升沿触发了always块，但在接下来sel
    2. VHDL编程问题，请高手指点一二 10/5425 FPGA/CPLD 2011-09-08
      有个不成熟的想法希望大家赐教，可不可以这样写： cntreset是门阈信号，clk是时钟信号 process(cntreset clk) begin if cntreset'event and cntreset='1' then --上升沿清零 count
    3. NIOS_SOPC 的一些书籍 有兴趣就下吧！ 19/5619 FPGA/CPLD 2011-09-08
      谢谢
    4. 哪位高手肯帮帮忙 15/4109 FPGA/CPLD 2011-09-08
      就用DSPbuilder可以了！
    5. 求大师 还是CPLD分频 按键调节分频数问题 5/3858 FPGA/CPLD 2011-09-08
      楼主你好 if count division3
    6. 如何提取两个方波的时间差？ 10/5511 FPGA/CPLD 2011-09-07
      pps_signal = pps1 && (~pps2); 再做一个计数器，在pps_signal为1的时候计数，数脉冲个数； 这个方案是不错! 我是想用两个条件语句 if pps1='1' then   if pps2='0' then     count
    7. 求大师 还是CPLD分频 按键调节分频数问题 5/3858 FPGA/CPLD 2011-09-07
      if count division3
    8. 无线收发模块电赛资料 38/9537 FPGA/CPLD 2011-09-07
      有点贵，但愿我能学到点东西
    9. 一个简单的小程序，求助 3/2952 FPGA/CPLD 2011-09-07
      你的意思是说时序仿真时出现很多毛刺？是吗？那是因为在出现毛刺的地方信号跳变的位数比较多，比如从7变到8时，“00000111”变到“00001000”，有4位信号跳变，所以有较多毛刺，跳变位数越多越明显，建议在输出时加上一到两级寄存器延时以消除毛刺，希望我的理解正确！
    10. fpga verilog 6/6206 FPGA/CPLD 2011-08-24
      Warning: Found combinational loop of 1 nodes 这是警告你综合产生出了一个锁存器latch，你看，count是个寄存器，它自加一后又赋给自己，这就有一个反馈环了（combinational loop） ，不过这种写法经常用，应该没有大碍吧，又不是errors。希望我的理解正确！
    11. 在VHDL中怎么实现宏编译 6/7479 FPGA/CPLD 2011-08-24
      VHDL中，有包有库啊！
    12. 一种基于DDS技术的通信信号的调制方法与设计 14/6610 FPGA/CPLD 2011-08-24
      我还没有下载，但我估计十有八九是要用到DSPbuilder，这个东西确实使得数字信号处理容易多了！
    13. EE_FPGA基础教程系列 --NO.5-- 串口调试 83/26887 FPGA/CPLD 2011-08-19
      就喜欢这种有逻辑层次分析风格的代码教学！！！
    14. verilog的小问题请教 8/3189 FPGA/CPLD 2011-08-19
      很显然是将模块SboxEnc先例化四个，然后将RotWord分成四段每段八位送至例化元件的输入端iPreMap，然后四个例化元件其输出端oPostMap输出的信号一共四段每段八位组成了32位的信号SubWord。希望我的理解正确！
    15. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763768 FPGA/CPLD 2011-08-10
      请问夏老师和各位同仁，现在使用FPGA实现数字信号处理时，比如设计FIR滤波器、实现FFT、自适应滤波等方面好像基于DSPbuilder的越来越多，这省得我们去编代码。那么我请问凡用代码编写的例子都能够通过DSPbuilder模块搭建吗？现在还需要去琢磨以前的书籍上完全用代码写的例子吗？

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