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原帖由 夏宇闻 于 2011-6-7 10:52 发表 你应该把前后两个模块连接起来后做一次仿真，看一看该IP核是否有正确的输出。
就是连起来做仿真后没输出，单独仿都有输出！调用IP方法，管脚指定都正确。
[ 本帖最后由 stevenkean 于 2011-6-8 15:04 编辑 ]
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楼主再研究研究下功夫哦！
[ 本帖最后由 stevenkean 于 2011-6-6 20:34 编辑 ]
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夏老师问个问题我的工程里调用一个IP核后IP核无输出，前级电路仿真正常，单独仿IP也没问题，这是什么原因呢。 IP和的输入，也就是上一个模块的输出信号（A）定义为reg型（因为在always里幅值了）.
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您好，夏老师、
我用ISE调用FIR IP核设计了一个模块，并编译了仿真库，同时使用modelsim仿真该模块，将仿真库已经编译映射到modelsim中，modelsim启动时的参数文件modelsim.ini也已修改，但是在跑仿真时fir IP那块总是报错，提示为实例化IP中的大量模块时失败，设计单元没有被找到。不清楚是什么原因，是不是我的XILINX的仿真库里缺少FIR的IP核的元件导致了此问题呢？
[ 本帖最后由 stevenkean 于 2011-5-22 11:15 编辑 ]
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这个需要用HANDLER做成品测试吧。
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信号是每隔PS级的触发信号，没有时间长度的冲击触发信号。
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我的信号不是周期信号，无法分频。所以分频器方案还想不通，
谢谢SOSO
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xianmao 两个链接打不开
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原帖由 仙猫 于 2010-9-23 13:41 发表 要想在一个周期内精确测出皮秒级是不易，但如果被测信号是稳定的时钟的话，用高速予分频器+计数器大概还是可行的： ● MC12095_(2.5GHz, ÷2,4)：http://www.onsemi.com/pub_link/Collateral/MC12095-D.PDF ...
感谢仙猫细心回答，成不成我看看。
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希望领取一快板子，
开始送了？
[ 本帖最后由 stevenkean 于 2010-9-23 23:05 编辑 ]
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不错、、、
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THANKS FOR LZ.LOTS OF HELP TO US!
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我有朋友在做这个，谢谢。
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这个不了解。基于什么原理。
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已阅、、、
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好看
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来晚了，我也想参加。
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4. 能够显示家电的工作状态。
这个功能怎么实现？
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波形数据存储器和DAC以及后端电路构成一个模拟通道，控制部分分出N个存储器，DAC如果是多通道的可以减少一倍DAC使用数量，实现输出。
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原帖由 clark 于 2010-7-28 18:00 发表 朋友的答案：若是就一个信号输出，则只要一个通道，若是要同时输出多个信号，则需要多路。像以前我用的信号发生器，里面一个集成芯片可以输出多种波形。
您的答案和我的差不多，主要在于DAC，目前DAC有4通道输出的，如果想做4通道波形发生器，那么采用一块DAC就可实现。
FPGA/CPLD