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    1. 【藏书阁】数学信号处理及其MATLAB实现 17/8229 DSP 与 ARM 处理器 2010-03-25
      绝对是好书呀
    2. 英文版verilog编程经验集锦 7/3977 FPGA/CPLD 2010-03-25
      有点贵，但还是下来看看
    3. 设置管脚约束时出的问题 5/5005 FPGA/CPLD 2010-03-08
      这是ISE的一个BUG，只有CPLD会出现，FPGA不存在，当自建模型和库模型在设计中同时出现时，系统优先综合库模型，也就会出现本例中像计数器一样的端口。解决办法是修改以顶层文件命名的.vf文件，调换库综合后果的代码和自建模型综合后的代码的位置，就OK了。
    4. / FPGA/CPLD 2010-03-05
      :~o 真雷人！
    5. 设置管脚约束时出的问题 5/5005 FPGA/CPLD 2010-03-05
      观察“View Technology Schematic”是正确的，显示的就是我设置的端口，手工写了“Edit Constraints”，如下： NET "clk" LOC = P2; NET "d_in" LOC = P4; NET "d_out" LOC = P5; 再次点击“Assign Package Pins”,，显示如下错误： Compiling verilog file "E:\Data\FPGA\exercise\syswith\disfre.v" ERROR:DesignEntry - Could not apply constraint:    NET "clk" LOC = P2; ERROR:DesignEntry - Could not apply constraint: NET "d_in" LOC = P4; ERROR:DesignEntry - Could not apply constraint: NET "d_out" LOC = P5; 伤脑筋呀，这不会真是BUG吧？
    6. 设置管脚约束时出的问题 5/5005 FPGA/CPLD 2010-03-03
      刚换成了FPGA可以了，但是为什么CPLD不行呢？
    7. 【藏书阁】MATLAB 6.5应用接口编程 5/5438 FPGA/CPLD 2010-03-03
      不能不顶！
    8. 综合出错的问题 5/2906 FPGA/CPLD 2010-02-10
      fpga才刚上路，以后肯定是要麻烦大家了。 快过年了，祝大家新年愉快，万事如意！
    9. 综合出错的问题 5/2906 FPGA/CPLD 2010-02-10
      问题解决，原来是我阻塞和非阻塞混用了，基础不好啊 ！
    10. TCL 培训教程 9/3404 FPGA/CPLD 2009-12-26
      kan kan
    11. writing_testbenches_2rd 好书分析 453/59077 FPGA/CPLD 2009-12-22
      也来look look。
    12. TCL 培训教程 9/3404 FPGA/CPLD 2009-12-15
      看看
    13. verilog设计实例，均有原代码！！ 50/13648 FPGA/CPLD 2009-12-08
      学习的好资料，顶一个!
    14. 串口通信编程大全.pdf 211/47717 FPGA/CPLD 2009-12-03
      楼主在诱惑我们
    15. 这个波形怎么产生(续)？ 7/3707 FPGA/CPLD 2009-12-01
      下面我写的代码： module count (             clk,             d_in,             d_out             );    input   clk;                            //输入时钟8M    input   d_in;                         //输入50k的信号占空比为30%            output  d_out;                      //输出信号                  reg     d_reg;                      //缓冲寄存器               reg  [7:1] cnt;                     //计数寄存器        assign  d_out = d_reg;        always @ (posedge clk)      begin        if (cnt >= 160)          cnt
    16. 这个波形怎么产生(续)？ 7/3707 FPGA/CPLD 2009-11-30
      谢谢你的资料，我要好好看看！
    17. 这个波形怎么产生(续)？ 7/3707 FPGA/CPLD 2009-11-30
      输入信号的上升沿？ always @(posedge d_in) 万一输入信号的上升沿和时钟信号的上升沿不同步，会不会捕捉不到d_in?
    18. Xilinx 大学计划 FPGA 数字信号处理课程教材 96/24246 FPGA/CPLD 2009-11-28
      别拦我，这不顶不行！
    19. 无线数传模块 10/5531 无线连接 2009-11-26
      不知道这个模块的抗干扰能力怎样，价格多少？
    20. fpga很有价值的27实例 381/66297 FPGA/CPLD 2009-11-26
      多谢分享！
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