:loveliness:

东西确实晴好的哦

估计是个高人 。。。。

的是点子，人送外号点子牛！ 　　冯：点子牛，点子牛，是说您呀！您是当今社会的大腕嘛。点子牛，谁不知道。反正我不知道！ 　　牛：看这意思你对我们点子公司不太信任。 　　冯：呦，我可不是不太信任，我是太不信任 　　牛：没关系，亲爱的观众朋友，您可以现场提问题，我当场给您出点子 　　冯：亲爱的观众朋友们，请允许我代表大伙提个问题，我这问题提出来，保证在座的各位观众朋友都得高兴。 　　牛：是吗？ 　　冯：这么个问题：我们今在座的朋友们带的钱都不多，你能不能出个点子是我们每位兜里的钱迅速鼓起来，不能违法，还不能累着我们 　　牛：你的意思我明白了，你是说今在座的朋友们带的钱都不多，不能违法，大过年的，还不能让大伙累着，让兜里的钱迅速鼓起来。我送大家四个字 　　冯：那四个字？ 　　牛：换成零钱。 点子牛，怎么样！ 　　冯：什么点子牛！这种点子我比你多多了。 　　牛：是吗？那我给你提个问题 　　冯：随便问 　　牛；现在呢，当然只是个别现象----假烟假酒屡禁不止，特别是假药坑害人命。请问冯先生有什么点子给扭转一下 　　冯：我这点子非常轻松，张嘴就来，你不说假药吗，屡禁不止，坑害人命，我送你四个字 　　牛：你说 　　冯：逮着就毙！一下就能止住了 　　牛：不，不。你这心情可以理解，但点子不行 　　冯：你点子行，你得出点与人们生活密切相关的 　　牛：那太多了，你戴着表吗，这什么表，知道吗？这叫情侣表。这就是我的一个点子，畅销海内外 　　冯：什么点子？ 　　牛：双日历呀，注意了吗。一个记载正常公元日期，一个记载你的结婚日期 　　冯：哦！结婚日期是您的点子 　　牛：对 　　冯：你可太损了你！你知道你拆散了多少对幸福美满的家庭。同志们，我就是他的直接受害者，我---，同志们，我曾怀着极大的热情给我太太买了块情侣表，就是因为一激动把结婚日起给调错了。我太太非说我还有个前妻。审查了半年，到现在，我还下榻在小厨房呢！

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2008年6月份

FPGA设计的四种常用思想与技巧 2006-11-09 14:21:13  作者：王诚　吴蕾  来源：电子工程专辑  浏览次数：375   关键字： CPLD ASIC 设计 本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。 FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导日后的设计工作，将取得事半功倍的效果！ 乒乓操作 “乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图1所示。 乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”；在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理；在第3个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。 乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。 乒乓操作的第二个优点是可以节约缓冲区空间。比如在WCDMA基带应用中，1个帧是由15个时隙组成的，有时需要将1整帧的数据延时一个时隙后处理，比较直接的办法是将这帧数据缓存起来，然后延时1个时隙进行处理。这时缓冲区的长度是1整帧数据长，假设数据速率是3.84Mbps，1帧长10ms，则此时需要缓冲区长度是38400位。如果采用乒乓操作，只需定义两个能缓冲1个时隙数据的RAM(单口RAM即可)。当向一块RAM写数据的时候，从另一块RAM读数据，然后送到处理单元处理，此时每块RAM的容量仅需2560位即可，2块RAM加起来也只有5120位的容量。 图2：采用双口RAM，并在DPRAM后引入一级数据预处理模块实现用低速模块处理高速数据流。 另外，巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图2所示，数据缓冲模块采用了双口RAM，并在DPRAM后引入了一级数据预处理模块，这个数据预处理可以根据需要的各种数据运算，比如在WCDMA设计中，对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为100Mbps，乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。 A端口处输入数据流速率为100Mbps，在第1个缓冲周期10ms内，通过“输入数据选择单元”，从B1到达DPRAM1。B1的数据速率也是100Mbps，DPRAM1要在10ms内写入1Mb数据。同理，在第2个10ms，数据流被切换到DPRAM2，端口B2的数据速率也是100Mbps，DPRAM2在第2个10ms被写入1Mb数据。在第3个10ms，数据流又切换到DPRAM1，DPRAM1被写入1Mb数据。 仔细分析就会发现到第3个缓冲周期时，留给DPRAM1读取数据并送到“数据预处理模块1”的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms，这个时间是这样得来的：首先，在在第2个缓冲周期向DPRAM2写数据的10ms内，DPRAM1可以进行读操作；另外，在第1个缓冲周期的第5ms起(绝对时间为5ms时刻)，DPRAM1就可以一边向500K以后的地址写数据，一边从地址0读数，到达10ms时，DPRAM1刚好写完了1Mb数据，并且读了500K数据，这个缓冲时间内DPRAM1读了5ms；在第3个缓冲周期的第5ms起(绝对时间为35ms时刻)，同理可以一边向500K以后的地址写数据一边从地址0读数，又读取了5个ms，所以截止DPRAM1第一个周期存入的数据被完全覆盖以前，DPRAM1最多可以读取20ms时间，而所需读取的数据为1Mb，所以端口C1的数据速率为：1Mb/20ms=50Mbps。因此，“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。同理，“数据预处理模块2”的最低数据吞吐能力也仅仅要求为50Mbps。换言之，通过乒乓操作，“数据预处理模块”的时序压力减轻了，所要求的数据处理速率仅仅为输入数据速率的1/2。 通过乒乓操作实现低速模块处理高速数据的实质是：通过DPRAM这种缓存单元实现了数据流的串并转换，并行用“数据预处理模块1”和“数据预处理模块2”处理分流的数据，是面积与速度互换原则的体现！ 串并转换设计技巧 串并转换是FPGA设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、RAM等实现。前面在乒乓操作的图例中，就是通过DPRAM实现了数据流的串并转换，而且由于使用了DPRAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该用同步时序设计完成串并之间的转换。比如数据从串行到并行，数据排列顺序是高位在前，可以用下面的编码实现： 图3：流水线设计的结构示意图 prl_temp

好，楼主写的很好呀。不过有个问题想请教楼主 quartus 里面都自带仿真了  modulesim 就用不上了！

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这个什么东西呀，刚开始不都是从这里学其得吗

Cyclone III

ding顶你呀

这位兄弟说的好呀 顶

LM324四运放的应用 2006-12-08 14:42:43   作者：   来源：互联网 关键字： 输出 电容 二极管 LM324是四运放集成电路，它采用14脚双列直插塑料封装，外形如图所示。它的内部包含四组形式完全相同的运算放大器，除电源共用外，四组运放相互独立。每一组运算放大器可用图1所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。两个信号输入端中，Vi-（-）为反相输入端，表示运放输出端Vo的信号与该输入端的位相反；Vi+（+）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。LM324的引脚排列见图2。                                     图 1 图 2 由于LM324四运放电路具有电源电压范围宽，静态功耗小，可单电源使用，价格低廉等优点，因此被广泛应用在各种电路中。 下面介绍其应用实例。      反相交流放大器电路见附图。此放大器可代替晶体管进行交流放大，可用于扩音机前置放大等。电路无需调试。放大器采用单电源供电，由R1、R2组成1/2V+偏置，C1是消振电容。                                         放大器电压放大倍数Av仅由外接电阻Ri、Rf决定：Av=-Rf/Ri。负号表示输出信号与输入信号相位相反。按图中所给数值，Av=-10。此电路输入电阻为Ri。一般情况下先取Ri与信号源内阻相等，然后根据要求的放大倍数在选定Rf。Co和Ci为耦合电容。 　　同相交流放大器见附图。同相交流放大器的特点是输入阻抗高。其中的R1、R2组成1/2V+分压电路，通过R3对运放进行偏置。电路的电压放大倍数Av也仅由外接电阻决定：Av=1+Rf/R4，电路输入电阻为R3。R4的阻值范围为几千欧姆到几十千欧姆。                                             交流信号三分配放大器 　　此电路可将输入交流信号分成三路输出，三路信号可分别用作指示、控制、分析等用途。而对信号源的影响极小。因运放Ai 输入电阻高，运放 A1-A4 均把输出端直接接到负输入端，信号输入至正输入端，相当于同相放大状态时 Rf=0 的情况，故各 放大器电 压放大倍数均为 1 ，与分立元件组成的射极跟随器作用相同 R1、R2组成1/2V+偏置，静态时A1输出端电压为1/2V+，故运放A2-A4输出端亦为1/2V+，通过输入输出电容的隔直作用，取出交流信号。       有源带通滤波器 许多音响装置的频谱分析器均使用此电路作为带通滤波器，以选出各个不同频段的信号，在显示上利用发光二极管点亮的多少来指示出信号幅度的大小。这种有源带通滤波器的中心频率 ，在中心频率fo处的电压增益Ao=B3/2B1，品质因数 ，3dB带宽B=1/（п*R3*C）也可根据设计确定的Q、fo、Ao值，去求出带通滤波器的各元件参数值。 R1=Q/（2пfoAoC），R2=Q/（（2Q2-Ao）*2пfoC），R3=2Q/（2пfoC）。 上式中，当fo=1KHz时，C取0.01Uf。此电路亦可用于一般的选频放大。 此电路亦可使用单电源，只需将运放正输入端偏置在1/2V+并将电阻R2下端接到运放正输入端既可。      比较器 当去掉运放的反馈电阻时,或者说反馈电阻趋于无穷大时(即开环状态),理论上认为运放的开环放大倍数也为无穷大(实际上是很大,如LM324运放开环放大倍数为100dB，既10万倍)。此时运放便形成一个电压比较器，其输出如不是高电平（V+），就是低电平（V-或接地）。当正输入端电压高于负输入端电压时，运放输出低电平。 附图中使用两个运放组成一个电压上下限比较器，电阻R1、R1ˊ组成分压电路，为运放A1设定比较电平U1；电阻R2、R2ˊ组成分压电路，为运放A2设定比较电平U2。输入电压U1同时加到A1的正输入端和A2的负输入端之间，当Ui >U1时，运放A1输出高电平；当Ui 会点亮。 若选择U1>U2，则当输入电压Ui越出[U2，U1]区间范围时，LED点亮，这便是一个电压双限指示器。 若选择U2 > U1，则当输入电压在[U2，U1]区间范围时，LED点亮，这是一个“窗口”电压指示器。 此电路与各类传感器配合使用，稍加变通，便可用于各种物理量的双限检测、短路、断路报警等。       单稳态触发器 见附图5。此电路可用在一些自动控制系统中。电阻R1、R2组成分压电路，为运放A1负输入端提供偏置电压U1，作为比较电压基准。静态时，电容C1充电完毕，运放A1正输入端电压U2等于电源电压V+，故A1输出高电平。当输入电压Ui变为低电平时，二极管D1导通，电容C1通过D1迅速放电，使U2突然降至地电平，此时因为U1>U2，故运放A1输出低电平。当输入电压变高时，二极管D1截止，电源电压R3给电容C1充电，当C1上充电电压大于U1时，既U2>U1，A1输出又变为高电平，从而结束了一次单稳触发。显然，提高U1或增大R2、C1的数值，都会使单稳延时时间增长，反之则缩短。                                                           图 5                     图 6 如果将二极管D1去掉，则此电路具有加电延时功能。刚加电时，U1>U2，运放A1输出低电平，随着电容C1不断充电，U2不断升高，当U2>U1时，A1输出才变为高电平。参考图6。

TR1=0;确实不错呀