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    1. Q&A工程师在线：FPGA领域相关问题，可在此提问 152/59140 FPGA/CPLD 2009-10-20
      各位 请教一个问题 ： 就是XILINX 的V4器件上对应每一个IOB 都有一个ILOGIC 和一个OLOGIC  我的工程中DDR的输入都进过了ILOGIC，使得时序IDDR出来的每个bit之间的建立保持时间都大体相同，时序很好，但是对这些信号处理之后 输出信号也布局布线到IOB上去了 当时并没有进过OLOGIC  ，每个bit之间的建立保持时间相差很大，请教 有什么办法能够使得输出信号在输出到IOB之前能经过OLOGIC 来改善时序？？？

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