呵呵  还真不会  等着高手来啊:)

能者出力啊 “一方有难，八方支援”

怎么看不见东西啊

这么多好书啊  真是不错  :victory:    有福喽   哈哈

怎么设计  你有自己的创意难道？:o

哈哈  欢迎啊

作者： 上海豪威IC设计有限公司 怯肇乾 来源：《 国外电子元器件 》 简易通用型PCI接口的VHDL-CPLD设计           摘要： 从PCI时序分析入手，重点阐述了PCI通用的状态机设计，说明了用VHDL语言来实现本PIC通信状态机的软件设计以及进行MaxPlusII验证的程序和方法。用该方法所设计的接口既可支持PCI常规传输，又可支持PCI猝发传输。     关键词： PCI时序 CPLD器件 状态图 VHDL语言 PCI猝发传输     用 CPLD设计所构成的CPI接口系统具有简洁、可靠等优点，是一种行之有效的设计途径。很多技术杂志和网站上，都有不少用CPLD设计PCI常规传输系统的文章。但用这些方法在MzxPlusII、Fundition等环境下进行模拟仿真时，其产生的时序往往与PCI规范有很大出入。虽然 Altera 等公司推出PCI核可以直接使用，但这样的内核占用CPLD资源较多，且能适配的器件种类少，同时价格也高，在实际设计应用中有很大的局限性。因此，使用通用型CPLD器件设计简易型PCI接口有很大的现实意义。在Compact接口的CPLD设计中，笔者根据PCI总线传输时序来进行状态机构造，并使用 VHDL语言进行功能模拟和定时分析，从而达到了预期目的。用该方法设计的CPLD-PCI接口既可支持PCI常规传输，也可支持PCI猝发传输，而且在系统编程和下载器件方面，效果也都很好。     1 典型的CPLD-PCI接口模型简介     用 CPLD作PCI接口所构成的系统模型如图1所示。这里，CPLD/FPGA用于完成PCI主/从传输时序的逻辑构成与变换，并对双口RAM进行适当操作。在整个系统的设计中，CPLD常常使用PCI总线的33MHz时钟，双口RAM常常选用高速器件来简化PCI传输的逻辑设计。     2 PCI总线传输时序分析     PCI 总线传输至少需要40多条信号线，包括数据/地址线、接口控制线、仲裁、总线命令及系统线等。每次数据传输均由一个地址脉冲和一个或几个数据脉冲组成。一次传输一个地址和一个数据的称为常规传输；一次传输一个地址和一批数据的称为猝发传输。常用的控制信号有：帧同步信号FRAME、主设备准备好信号 IRDY、从设备准备好信号TRDY、从设备选通信号DEVSEL、命令/字节信号C/BE等。图2 和图3分别给出了PCI单数据段和猝发操作时的读写时序。     分析PCI总线的传输时序，可以看出，PCI总线传输有以下几个显著特点：     （1）每次数据传输时首先传出地址和命令字，从设备一般可从地址中确定是不是对本机的访问，并确定访问的首地址；而从设备则从命令字中识别该访问是读操作还是写操作；     （2）读写访问只有在信号IRDY、TRDY、DEVSEL都为低状态时才能进行；     （3）猝发传输通常需要通过逻辑来实现地址的自动递加；     （4）主从设备中任一方没有准备好，操作中都需要能够引起等待状态插入的活动；     （5）系统通常在帧同步信号FRAME的下降沿诱发数据传输，而在上升沿指明只有一个数据或只剩下一个数据；     （6）读操作比写操作多一个中间准备过程。     图2     3 基于CPLD的状态机设计     3.1 状态机的构造     根据对上述时序图的分析，完成一个简易PCI总线传输需要设计六个状态：S0～S5，其中状态S0标识PCI总线空闲时期；状态S1标识地址与总线命令识别阶段；状态S2标识读操作入口的准备阶段；状态S3标识读/写访问周期；状态S4标识最后一个数据传输阶段；状态S5标识操作中的等待时期。     3.2 状态功能的确定     各状态所应执行的功能如下：     状态S0～S2用于对PCI总线置高信号TRDY和DEVSEL；对双口RAM则置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。此外，在S1态还应依据地址信号来确定是不是对本机的选择，并识别是不是读或写操作。     状态S3～S4用于对PCI总线置低信号TRDY和DEVSEL；对双口RAM则产生片选信号CS、读或写信号，同时确定适当的读写访问地址。     状态S5用于对PCI总线置低信号TRDY和DEVSEL；并且对双口RAM置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。     3.3 状态变化的确定     根据对PCI总线传输时序的分析，影响各个状态相互转化的因素是：帧同步信号FRAME、主设备准备好信号IRDY、从设备选择信号CS-MAP、读识别信号READ以及写识别信号WRITE。这里，可用CS-MAP、READ、WRITE来标识状态S1产生的中间识别信号。     图3     需要注意，在状态S1时要寄存收到的首地址，而在状态S3变化时要适时进行地址递增。     还要注意状态机设计时产生的容错问题，以便在非设计状态下能够无条件回到空闲态S0。     由于采用的是高速双口RAM，并且规划分开了RAM两侧的写操作区域，因此可以认为：RAM是可以任意访问的。     3.4 状态图的规划     综上所述便可得出如图4所示的设计规划图。     4 VHDL语言的描述     设计时，使用三个进程和几个并行语句可实现整个CPLD的功能：一个进程用于完成从设备及其读写操作的识别；一个进程用于完成操作地址的获取与地址的递增；第三个进程完成状态机的变化。用几个并行语句完成操作信号的产生时，需要注意，各状态所完成的功能要用并行语句实现，不能再用进程，否则就会引起逻辑综合的麻烦，有时甚至根本不能综合。整 个程序如下：     LIBRARY ieee;     USE ieee.std_logic_1164.All;     USE ieee.std_logic_unsigned.ALL;     ENTTTY cpci IS     PORT(clk,rst,frame,irdy:IN STD_LOGIC;     ad_high : IN STD_LOGIC_VECTOR(31 downto 24);     ad_low : IN STD_LOGIC_VECTOR(12 downto 0);     c_be : IN STD_LOGIC_VECTOR(3 downto 0);     trdy,devsel:OUT STD_LOGIC;     cs, r_w :OUT STD-LOGIC;     addr: OUT STD_LOGIC_VECTOR(12 downto 0);     END cpci;     ARCHITECTURE behave OF cpci IS     SIGNAL addr_map : STD_LOGIC_VECTOR(12 downto 0);     SIGNAL read,write,cs-map:STD_LOGIC;     TYPE state_type IS(s0,s1,s2,s3,s4,s5);     SIGNAL state: state_type;     BEGIN     Identify: PROCESS(clk)- -读、写、从设备的识别     BEGIN     IF rising_edge(clk)THEN     IF c_be=X"6"AND ad_high=X"50"AND state=s1     HTEN read < = '0'; - -读     write < = '1';     cs_map < ='0';     ELSIF c_be=X"7"AND ad_high= X"50"     AND state=s1 THEN     read < = '1'; - -写     write < = '0';     cs_map < ='0';     ELSIF state=s0 THEN     read < = '1';     write < = '1';     cs_map < ='1';     END IF;     END IF;     END PROCESS;     Addr_count:PROCESS (clk) - -操作地址的获取与地址的递增     BEGIN     IF falling_edge(clk)THEN     IF state=s1 THEN addr_map< =ad-low;     ELSIF state=s3 THEN addr_map< =addr-map+1;     END IF;     END IF;     END PROCESS;     - - 操作信号的产生     addr < = addr-map WHEN state=s3 OR state=s4     ELSE "ZZZZZZZZZZZZZ"     trdy < = '0' WHEN state=s3 OR state=s4 OR state=s5     ELSE '1';     devsel < = '0'WHEN state=s3 OR state=s4 OR state=s5     ELSE'1';     cs < ='0'WHEN state=s3 OR state=s4 ELSE '1';     r-w < =NOT clk WHEN write='0'AND (state=s3 OR state=s4)ELSE'1';     state-change:PROCESS(clk,rst) - - 状态机的变化     BEGIN     IF rst='0'THEN state < = s0;     ELSIF falling-edge(clk)THEN     CASE state IS     WHEN s0 = >     IF frame='1'AND irdy='1'THEN state < = s0;     ELSIF frame='0' AND irdy= '1' THEN state < = s1;     END IF;     WHEN s1 = >     IF cs_map='1'OR (read='1'AND write ='1')     THEN state < = s0;     ELSIF irdy='1'AND read='0' THEN state < =s2;     ELSIF frame='0'AND irdy='0'AND write='0'     THEN state < = s3;     ELSIF frame='1'AND irdy='0'AND write='0'     THEN state < = s4;     END IF;     WHEN s2 = >     IF frame='1'AND irdy='1'THEN state < = s0;     ELSIF frame='0'AND irdy='0'AND read='0'     THEN state < = s3;     ELSIF frame='1'AND irdy='0'AND read='0'     THEN state < = s4;     END IF;     WHEN s3 = >     IF frame='1'AND irdy='1'THEN state < = s0;     ELSIF frame='0' AND irdy= '1' THEN state < = s5;     ELSIF frame='1'AND irdy='0' THEN state < =s4;     ELSIF frame='0' AND irdy= '1' THEN state < = s3;     END IF;     WHEN s4 = >     ELSIF frame='1'AND irdy='0'THEN state < = s4;     END IF;     WHEN s5 = >     IF frame='1'AND irdy='1'THEN state < = s0;     ELSIF frame='0' AND irdy= '0'THEN state < = s3;     ELSIF frame='1'AND irdy='0' THEN state < =s4;     ELSE state < = s5;     END IF;     WHEN OTHERS = > state < = s0;     END CASE;     END IF;     END PROCESS state_change;     END behave。     图5     5 MaxPlusII的验证     设计CPLD时，可使用MaxPlusII软件来进行逻辑综合、功能模拟与定时分析。本例选用 Altera 的Max7000系列在系统可编程器件EPM7064SLC84-5。图5所示是其读写访问的仿真波形图。       原帖出处：http://www.fpga.com.cn/application/a159.htm

不错的课件 抢先下载啊  谢谢

“经济危机”了，看样子我们这“技术可不危机”啊  顶顶

哈哈  先替那位朋友谢过了:)

理论值永远是要到实践中来检验的啊，在做电路板的过程中就发现实际计算的和真实测的还是有一定差距的，比如本来电阻是0.5欧姆，可实际运行中就成0.51欧姆了，接着努力！:lol

谢谢啦 好东西啊 好东西一块分享啊:victory:

本帖最后由 paulhyde 于 2014-9-15 09:17 编辑 大家都说一下自己的看法啊 :handshake  

这是载来的一个程序，希望有些帮助:lol vhdl如下： process(clk) begin if clk='1' and clk'event then if temp1="11" then temp1

写程序的事还得自己动手啊 这样会收获更大 不过大家可以为你提供资料或其他帮助啊:)

说的还是蛮有道理的 比如说哼一些老歌啦  忘记了自己的年龄啦 还有 呵呵  开始记账了

大家都过来看一下啊  很不错的 给出了一个很好的读电子电路图的流程啊

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顶一下  又长进了

发现一篇论文  希望对你的设计有帮助