SDC的全称是synopsys design constrains 针对synopsy的约束文件。在RC工具里面一般直接叫constraints文件。
设计目标约束
对于综合部分的约束主要有时钟约束，边界约束和面积约束。时钟约束和边界约束的实质是给同步设计中的每一条信号路径设定setup时间和hold时间约束，包括芯片或模块内部的路径，端口的输入输出路径，以及多时钟跨时钟域路径。面积约束和时间约束是一对矛盾，EDA工具通常采用的策略是在满足时间约束的前提下尽可能满足面积约束。例如RTL代码中的加法可以被综合转换为超前进位加法器和串行进位加法器，前者比后者的电路延时更短，但同时面积也会大很多，所以综合时在串行加法器能满足时间约束的情况下，就不会采用超前进位加法器了。
设计目标约束保证综合结果的正确性
设计规则约束保证综合结果的可靠性和后端布局布线的质量
设计规则约束
通常包括信号最大翻转时间，节点最大负载电容，和节点最大驱动扇出
最大翻转时间约束和节点最大负载电容约束保证了芯片内部信号驱动的可靠性，同时保证芯片功耗不会因为信号质量问题而增加。节点最大负载电容约束和节点最大驱动扇出保证了芯片内部连线不会过长，不会出现一点到多点的拥塞，这在很大程度上减少了后端布局布线的难度
