verilog模块例化的理解

比如一个大的模块需要两个用在不同地方的usb模块，但这两个usb模块的功能相同，则只需写一个usb模块。一个usb模块用于A处，一个用于B处，通过模块例化就把这个usb模块分别和A、B连接起来。例化之后相当于产生了两个与A、B关联的新模块，两者就不一样了。在综合的时候可能会有不同的时序约束要求。