Verilog四比特计数器代码

`timescale      1ns/100ps 
module counter 
(     input               clk     ,  
   input               rst_n   ,   
  output  reg [3:0]   counter    
 );   
always @(negedge rst_n or posedge clk) begin 
    if (!rst_n) begin       
  counter <= 4'b0;   
  end    
 else begin      
   counter <= counter+4'b1; 
    end end endmodule