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关于& 与 && 的一点疑虑。求教！！！

已有 230 次阅读2014-10-20 17:32

我用verilog写的一个工程中，在一个与VGA相关的子模块中有这样个部分：

if((H_sign>=19) & (H_sign<=65))

……

if((H_sign>=19) && (H_sign<=65))

……

的区别有多大？

我明明应该用&&逻辑与的，但是我这么用的结果是VGA显示花屏了，乱了时序吧。

然后我改成了&，按位与，这个时候综合后我在下载，结果就正常了。

我没怎么理解这个的原因，然后查了下& 与&& 的区别，还是没弄明白！

求教

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