【时序约束】关于约束时钟频率

1、如果没有使用PLL，直接约束输入时钟频率即可。


create_clock -period 10.000 -name clk [get_ports {clk}]


2、如果有使用PLL，那么对于ALTERA和XILINX，约束略微有些差异：


ALTERA：
需要约束PLL的INPUT时钟频率，
create_clock -period 10.000 -name clk [get_ports {clk}]
另外需要输入：derive_pll_clocks，表示PLL输出的时钟也是伴随有时序约束（意思就是PLL输入时钟约束了，输出时钟也受到约束了，不用再加约束了）。
Xilinx：需要约束PLL的INPUT时钟频率，
create_clock -period 10.000 -name clk [get_ports {clk}]

不需要再加PLL输出时钟的约束，也不需要输入类似ALTERA的derive_pll_clocks目命令，和FAE确认过，可以直接传递相关约束信息。



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