有关verilog阻塞与非阻塞语句的一个案例

 ////////////////////////////////代码1///////////////////////////////////////

 module pipeMult(product, mPlier, mCand, go, clock);

  input          go, clock;

  input [7:0]      mPlier, mCand;

  output [15:0]      product;

  reg [15:0] product;

  always @(posedge go)

    product = repeat (4) @(posedge clock) mPlier * mCand;

  endmodule

 ////////////////////////////////代码2///////////////////////////////////////

  module pipeMult(product, mPlier, mCand, go, clock);

  input          go, clock;

  input [7:0]      mPlier, mCand;

  output [15:0]      product;

  reg [15:0] product;

  always @(posedge go)

    product <= repeat (4) @(posedge clock) mPlier * mCand;

  endmodule

一个用的阻塞语句，一个用的非阻塞语句。代码1和代码2产生的结果是否有什么区别？

新手求指点……