首先建立顶层verilog工作文件，顶层模块名要与顶层工作文件同名。否则会出现 Top-level design entity XX is undefined.
这次用verilog进行顶层设计，没非官网推荐的方框原理连线图即 Block Diagram/Schematic File。 流水灯有多种方式可以实现，我选择了Bingo的入门代码。
代码分为：顶层模块、分频模块、LED显示模块。 分频的作用是为LED显示提供时钟，有眼能分辨的频率在25Hz左右，所以LED闪烁频率设计为10HZ。 LED显示就是操作LED有规律的点亮。顶层模块则是引用后两子模块。
在描述LED显示模块时，以clk为主时钟扫描、10Hz时钟为LED使能。也可以用10Hz为主时钟直接驱动LED。经观察两种方式编译后的资料使用情况一样。
编译中出现很多警告，其中必需把未配制PIN设置为三态，Assignment-Device-Device and Pin Opitions-Unused Pins,其它警告未了解如何解决，但已不影响工作了。
进行到这一步应该仿真了？ 但还不会，跳过。。
再配置IO口，即使用哪些IO口作为模块的输入输出。包括了时钟、复位、LED口。因为用到的IO口较少，使用Assignments-Pin Planner 中对应该IO手动输入IO引脚。
最后下载。
PS： 不会上图，提示说要用IE浏览器？
