M = Me
X = Xia
好吧，我承认自己目的不纯。不过还是很佩服夏的。
M：夏老师，我有3个问题想请教您：
1. 你对RTL仿真和综合后仿真结果mismatch的coding style写没写过相关的总结？
2. assign # 2 a=b; 这个语句中#2延时是如何作用的呢？ 它为什么能仿真 inertial delay？ 它的行为好像和其他的延时方法很不一样。
3.同一个always块里非阻塞赋值的顺序是不是对仿真和综合有影响？
X:我编写的Verilog数字系统设计教程，对您提出的这三个问题都有十分全面细致的阐述和总结。只要认真读过这本书的读者都会理解这几个概念。
M:好的，建议您在第二版的参考资料中加上Nonblocking Assignments in Verilog Synthesis, Coding
Styles That Kill!这篇文章。如果您的书是在这之前写的就请无视好了。
X:我编写的书上第十四章用十六页的篇幅，其中包括许多例子和思考题，深入地阐述了您提出的三个问题。如果不理解这些概念，根本不可能用综合工具做出任何可实
际应用并可移植到不同器件上的数字设计。这些概念并非新知识，早在十七年前，美国设计综合器的先驱们早就研究过，并有许多论文阐述有关概念。我在98年编
写的书上就已吸收了这些国外论文中的精华，明确列出Verilog代码可综合风格的八个原则来指导RTL设计。后来有不少论文都是这些先驱者思想和论文的
翻版，有新意的并不多。SystemVerilog的语法中关于阻塞和非阻塞赋值的概念，以及综合器和仿真器的设计思想大多继承自95年前后发表的论文和
方法学。
M:您的书不错，在中文的verilog教程里面应该是佼佼者了，以后在工作中我肯定还会参考学习。但是，你觉得在书中用十几页的篇幅几乎是直接翻译了一篇外
文文献没有版权上的问题吗？即使没有版权上的问题也最好表达一下对原作者的尊重吧，且不说翻译后的比原作差不少。不过希望您在第三版把它写的更好，欢迎批
评指正。
X:我在引用的参考资料里列出了写书引用的文献出处。并在第14章概述中明确声明，
"本章是根据(16年前)国外一篇(当时发表在有关Synenergy综合器网上论坛上FAQ栏目）文章，经过自己理解编写而成的…由于论文作者对综合器
和仿真器的内部原理有深入的了解…。＂。我不是发表论文而是编写教材，并已明确声明，并没有盗用别人的劳动归自己所有。我希望象您这样能熟练阅读国外文献
的学者或工程师也花一点时间做一些编译工作，把有价值的国外资料介绍给国内同行，节省别人的时间和精力。在这个过程中您也会体会这也需要付出辛苦的劳动和
创造。您以后在指责别人时，最好把被您批评的人的书多读几遍，仔细一些，确实搞清楚后再提出建议。但我很喜欢您直来直去的性格，绝对不会责怪您的，也没有
权力给您小鞋穿。但如果我是一个有权势的恶人，想必您要吃亏的。聪明人中有相当一部分人象您那样性格，十分相信自己，瞧不起别人。我也年轻过，我能理解
您，也肯定会原谅您。然而在社会大环境中，无论中外，都要实事求是，尊重别人的诚实劳动才会被别人尊重。您说我说的有道理吗?
M:谢谢！我也喜欢您这样的性格，并尊重您的成果，更佩服您海纳百川的胸怀。最近的中国社会太轻易就能让一个人愤怒和浮躁，有浅薄之处还请您多多包涵。
X:没有关系。我已近古稀，多年来因为坚持讲理，受过的委屈和伤害多了去了，我从未因此而害怕过，因为我相信以历史的眼光看问题，讲真话、讲道理无罪；忽悠、
欺骗有罪。允许年轻人公开指责是现代文明社会的基本准则。无论指责是对是错，只要大家讲道理，双方往真理靠拢，中国的未来就有希望，反之用权势压制指责，
迫害指责的人，控制舆论，伪造事实，中国又会返回封建专制的皇朝，无论用什么漂亮的名称，也改变不了其反动体制的实质，早晚会垮台的。
