缘起：
FPGA这门课在本科的时候就修过，当时的自己比较傻（现在感觉），
几乎对这门课只是心里有这个概念。
考入研究生之后，又开设了这门课的实验课，而且是必修课。
高校的FPGA课程大都是VHDL语言，大部分学生还是比较喜欢按学校的教学步骤往前走。
虽然大学几年没学到什么东西，但是对于一些事物和现象思考面变的更广一些了。
在网上查看了一些别人学习FPGA的心得，发现Verilog语言也许对于我来说更好理解一些，再就是网上很多的project是用Verilog写的。
于是弃VHDL，而投奔Verilog。
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学习Verilog差不多一个月了，基本的语法可以掌握，可以自己动手写一些简单的project。
最近发现，现在到了一处节点，简单的可以掌握，而对于更难的project和对FPGA更深的理解，在脑海里还行不成轮廓。
做什么事情都有这么一个过程，这是一个门槛，跨过去将是另一片天空。
Verilog语言的设计者之一--Philip R.Moorby 写的《硬件描述语言Verilog(第四版)》快看完了，发现越到后面越不太好理解。
本书的风格很独特，里面主要讲的是Verilog的思想，当我对Verilog达到一个更深的理解的时候，我还会把这本书重新看一遍，也许那一次将会有更大的收获。
接下来，除了继续学习Verilog语言，手边还有一本不错的书--《FPGA设计指南-器件、工具和流程》，正准备看，好像是偏向写硬件的。相信这是一本很不错的书。
欲善其事，必利其器
人处在什么阶段做什么事情，切记踏踏实实，不可好高骛远。
