初学FPGA （1）：一个低级错误

板子还没到，先做些准备工作。今天照猫画虎的写了一个verilog HDL，准备熟悉一下流程先。程序如下：

module led (

clk,rst_n,

led

);

input clk;

input rst_n;

output[3:0] led;

assign led=4'b1010;

endmodule

建工程，“写”程序，编译，然后Error：Top-level design entity "LED" is undefined。整个过程一气呵成。-_-|||

群里问之，百度之，知道了原因：顶层实体名和文本的实体名不exactly  match，一个是LED，一个是led。解决：菜单Assignments -> Settings...打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入程序文本里的实体名字led就OK了。

开始建工程时这里的提示：第二行的name必须exactly match 设计文件的entity name

刚开始学习FPGA，一个小小的低级错误，抛砖引板砖。。。。。