huangfujing回复过的主题帖子-电子工程世界

huangfujing

动态发布点评好友关于

主题回复课程资料参考设计电路图文章博客
1. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-11
  
  5525 发表于 2016-7-7 20:34 楼主，你好：你们把你想做的画个简单的时序图，或者是流程图，模块图都行就这两句话，有点看不明白啊。
  我不想在testbench里面用语句控制，而是想在程序里面控制乘法器的输入与时钟上升沿同步，要怎么实现？
2. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-07
  
  5525 发表于 2016-7-5 20:39 非同期处理：有的时候非得和其他学校女童鞋交换小纸条，怎么办？？效率不直接影响感情， ...
  我要用两个乘法器去实现三次乘法，不知道怎么在程序里面控制同步输入数据
3. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-05
  
  5525 发表于 2016-7-3 17:25 Quartus的话，只要你要用的FPGA片子能放进去就行。 Modelsim只要能跑就行，版本会有点差异，但是正常我们 ...
  如果我要调用浮点乘法器的IP核，那我要怎么同步输入的数据和时钟啊？？
4. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-03
  
  5525 发表于 2016-7-3 15:40 肉眼看，运算时有点累哈。我用的是 ModelSim-Altera 10.3d (Quartus II 15.0)，Altera 网站上下载的免费 ...
  恩恩，那我去下一个试试，因为我用的quartus II 14.0，版本上应该没什么问题吧？
5. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-03
  
  5525 发表于 2016-7-2 16:20 把你 9楼的帖子做 tb_top, i1 : mult2 改成 i1 : mult 跑了之后，结果贴在下面，如图，不要改时钟延，" ...
  我的modelsim怎么没有32位浮点数显示的啊？？
6. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-03
  
  5525 发表于 2016-7-2 16:36 老实说，大夏天弄这个比较热，下次能不能把代码稍微整理下，丢东西上啦也写个简单的 ...
  因为就是生成的IP核，我想着说也没什么需要注释啊，谢谢耐心的解答:loveliness:
7. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-02
  
  5525 发表于 2016-7-1 23:06 楼主，你好，你能把你的能跑的环境，去掉里面的临时生成的文件，打个包，贴上来吗。如果你用到那个库 ...
8. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-02
  
  5525 发表于 2016-7-1 23:14 yupc123 图上面的细节都是重要信息啊， “Match project/default” -> 勾选了这个，FPGA一致了，综合才 ...
  恩，我都选了的啊
9. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-01
  
  5525 发表于 2016-6-30 22:36 换了下降沿的，这么一来传数据给core,core在传数据给你，这里可就都是非同期了。方便的话，能发sim的 ...
  LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mult2_vhd_tst IS END mult2_vhd_tst; ARCHITECTURE mult2_arch OF mult2_vhd_tst IS -- constants constant ClockPeriod : TIME := 20 ns; -- signals SIGNAL aclr : STD_LOGIC; SIGNAL clk_en : STD_LOGIC; SIGNAL clock : STD_LOGIC; SIGNAL dataa : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL datab : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL result : STD_LOGIC_VECTOR(31 DOWNTO 0); COMPONENT mult2 PORT ( aclr : IN STD_LOGIC; clk_en : IN STD_LOGIC; clock : IN STD_LOGIC; dataa : IN STD_LOGIC_VECTOR(31 DOWNTO 0); datab : IN STD_LOGIC_VECTOR(31 DOWNTO 0); result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; BEGIN i1 : mult2 PORT MAP ( -- list connections between master ports and signals aclr => aclr, clk_en => clk_en, clock => clock, dataa => dataa, datab => datab, result => result ); init : PROCESS -- variable declarations BEGIN -- code that executes only once aclr
10. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-07-01
  
  yupc123 发表于 2016-7-1 08:11 这是我的设置，这个IP是流水线工作，5个clk后得到结果，我怀凝你不会流水线编程，同时问题也没有说清 ...
  LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mult2_vhd_tst IS END mult2_vhd_tst; ARCHITECTURE mult2_arch OF mult2_vhd_tst IS -- constants constant ClockPeriod : TIME := 20 ns; -- signals SIGNAL aclr : STD_LOGIC; SIGNAL clk_en : STD_LOGIC; SIGNAL clock : STD_LOGIC; SIGNAL dataa : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL datab : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL result : STD_LOGIC_VECTOR(31 DOWNTO 0); COMPONENT mult2 PORT ( aclr : IN STD_LOGIC; clk_en : IN STD_LOGIC; clock : IN STD_LOGIC; dataa : IN STD_LOGIC_VECTOR(31 DOWNTO 0); datab : IN STD_LOGIC_VECTOR(31 DOWNTO 0); result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; BEGIN i1 : mult2 PORT MAP ( -- list connections between master ports and signals aclr => aclr, clk_en => clk_en, clock => clock, dataa => dataa, datab => datab, result => result ); init : PROCESS -- variable declarations BEGIN -- code that executes only once aclr
11. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-06-30
  
  yupc123 发表于 2016-6-30 12:10 我用了很多次了，没有出现过你这种情况
  之前也用过，但是今天才发现做连续输入两个数据的时候计算是有问题的
12. 有人用过Altera的乘法浮点数IP核么？ 31/9623 Altera SoC 2016-06-30
  
  5525 发表于 2016-6-30 11:53 乘法器用上升沿是对的，下降沿做就不要多想了。要么看 sim设定的时间要么看下手册的注意事项要 ...
  可是上升沿输出的结果有问题啊，下降沿才输出正确的结果
13. 求助：矩阵分解的问题 11/3389 Altera SoC 2016-06-02
  
  本帖最后由 huangfujing 于 2016-6-2 22:21 编辑
  5525 发表于 2016-5-31 21:11 请不要叫我大神，网友就行了吧。你认真在做，大家就愿意帮忙。
14. 求助：矩阵分解的问题 11/3389 Altera SoC 2016-05-31
  
  5525 发表于 2016-5-31 19:30 情况还不错吗。！要看看计算的数据又没溢出，计算模块的位够不够；第二批数据的时序最好再看一下。
  恩恩，谢谢大神指点:)
15. 求助：矩阵分解的问题 11/3389 Altera SoC 2016-05-31
  
  5525 发表于 2016-5-30 20:45 谢谢共享，我们不熟悉你的实际情况，问些细节 1. “计算正确”，是和你的软件模型的结果对比的吗？ 2. ...
  第一批数据结果正确，因为根据分解计算式，当前的结果和前几次的结果相关，我只有第一批的数据正确，然后开始循环计算就不正确了
16. 求助：矩阵分解的问题 11/3389 Altera SoC 2016-05-30
  
  5525 发表于 2016-5-29 16:08 只做仿真就的话，1. 公式自己能理解好，整理成数据流和计算模块 2. 先在TB：testbench, 里面直接吐出数 ...
  做了计算模块，也用testBench仿真了，是正确的，但是感觉控制计算模块有问题啊，只计算第一次的仿真是正确的，但是后面的循环计算的仿真就出问题了，也不知道应该怎么去控制
17. 求助：矩阵分解的问题 11/3389 Altera SoC 2016-05-29
  
  5525 发表于 2016-5-28 06:37 “矩阵分解”这个可以有好多种理解，能具体点吗。楼主你是搞毕业设计用，还是自己项目要用。
  我做毕业设计，然后用到fpga去解方程组，我看一些论文都是用矩阵分解来做的
18. 求助：用modelsim仿真浮点数除法IP核 7/4125 Altera SoC 2016-05-21
  
  5525 发表于 2016-5-20 22:09 楼主你模块图有点复杂，我重画了一下，供你参考。不瞒你说，这个画的第五个啦。
  因为从fifo_a0里面输出的数据是一个数据，但是一直维持，我希望的是，ram中的一个地址写入这个数据，剩下的地址对应的数据都写入0，然后在进行其他的计算，我不是很会控制ram的读写。
19. 求助：用modelsim仿真浮点数除法IP核 7/4125 Altera SoC 2016-05-20
  
  5525 发表于 2016-5-19 21:06 也没看你具体浮点的数据格式，如果按你说“输入数据a为4，b为2”，第三个上升沿，result的值跟b的第一个沿 ...
  大神，我做矩阵分解，这是其中一个小单元，本次输出的d要写入到ram中，然后控制ram的读写，下次计算再从ram中读取数据，我不知道要去怎么控制啊，可不可以给个思路？
20. vhdl如何定义数组？ 3/10396 FPGA/CPLD 2016-05-17
  
  本帖最后由 huangfujing 于 2016-5-17 20:47 编辑
  5525 发表于 2016-5-16 21:37 推荐参考 http://www.rfwireless-world.com/source-code/VHDL/read-write-RAM-vhdl-code.html大神，问一下，ram这个可以选取地址读出相对应的数据么？

统计信息

已有13人来访过

芯积分：--
好友：2
主题：7
回复：28

留言

现在还没有留言

huangfujing

最近访客

统计信息

留言

推荐博文