ff(flip flop)与latch区别

ff(flip flop)与latch区别

关于latch的讨论 latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二者都是时序逻辑，所以输出不但同当前的输入相关还同上一时间的输出相关。

latch缺点：

1、没有时钟端，不受系统同步时钟的控制，无法实现同步操作；

2、对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；

在xilinx和altera器件的slice和LE中都能够同时支持生产d-latch和d-ff，在这一层面上二者有什么区别暂时没有想到。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少，这是latch比ff优越的地方。 latch的最大缺点就是没有时钟端，和当前我们尽可能采用时序电路的设计思路不符。 latch是电平触发，相当于有一个使能端，且在激活之后（在使能电平的时候）相当于导线了，随输出而变化，在非使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很多时候latch是不能代替ff的 1.latch对毛刺敏感

2.在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现

3.latch将静态时序分析变得极为复杂

4.目前latch只在极高端电的路中使用，如intel 的P4等CPU。 FPGA中有latch单元，寄存器单元就可以配置成latch单元，在xilinx v2p的手册将该单元成为register/latch单元，附件是xilinx半个slice的结构图。其它型号和厂家的FPGA没有去查证。——个人认为xilinx是能直接配的而altera或许比较麻烦，要几个LE才行，然而也非xilinx的器件每个slice都可以这样配置

altera的只有DDR接口中有专门的latch单元，一般也只有高速电路中会采用latch的设计。

altera的LE是没有latch的结构的

又查了sp3和sp2e，别的不查了，手册上说支持这种配置。有关altera的表述wangdian说的对，altera的ff不能配置成latch，它使用查找表来实现latch，

一般的设计规则是：在绝大多数设计中避免产生latch．

它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出．

latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。

所以，只要能用D触发器的地方，就不用latch。

有些地方没有时钟，也只能用latch了。

很简单一个例子来说明:

比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个DFF,那么setup时间就是在时钟的上升沿需要的时间.这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是,前面所提到的latch timing borrow.基本上相当于借了一个高电平时间.也就是说，latch借的时间也是有限的.

对latch进行STA的分析其实也是可以,但是要对工具相当熟悉才行.不过很容易出错.当前PrimeTime，是支持进行latch分析的。现在一些综合工具内置的STA分析功能也支持，比如RTL compiler, Design Compiler.

除了ASIC里可以节省资源以外。

我感觉latch这个东西在同步设计里出现的可能还是挺小的吧，

现在处理过程中大都放在ff里打一下，

影响不太大吧

组合逻辑避免产生latch的一种常用做法。

              在process里面的最开头对组合逻辑的输出赋初值。举例说明如下：

              process (Rdlenth,WrAddr_En,RdAddr_En,MRd_En,MWr_En,lm_Ackn)

          begin

            next_state<=cur_state；

            case  cur_state  is

                       when idle=>

                         if(xxxx) then

                              next_state<=busy;

                            else

                              。。。。。。

                            endif;

                     。。。。。。

              End process;

       相当的电路是在每个状态底下，如果下一个clk到来时，下一个状态条件没满足，状态机继续留在原状态，相当于在cur_state的寄存器前面做了一个选择器。

  原因分析：为什么是这样的，要把VHDL的语法拿出来复习了：在一个进程以内，对一个信号如果多次赋值，最后一个对信号的赋值有效。

在if语句和case不全很容易产生latch

 

VIA题目显然   

题目问的是这两个代码哪个综合更容易产生latch

if case不全会产生latch

代码1

always @(enable or ina or inb)

   begin

    if(enable)

     begin

      data_out = ina;

     end

     else

     begin

       data_out = inb;

     end

   end

代码2

input [3:0] data_in;

always @(data_in)

    begin

      case(data_in)

        0 :          out1 = 1'b1;

        1,3 :        out2 = 1'b1;

        2,4,5,6,7 : out3 = 1'b1;

        default :    out4 = 1'b1;

       endcase

    end

当然是下面一个更容易产生LATCH啦。其实，对于下面的情况，如out1而言，只是类似于if(data_in == 0) out1 = 1'b1;如果在default里面，把out1,out2,out3都描述一下就不会产生LATCH了