EEPROM接口的FPGA实现_fpga资料_明德扬至简设计法

工程说明

AT93C46在DI接收到读指令时，地址被解码，数据在DO引脚上串行输出。写周期是完全自主调时的，在写入之前不需要单独的擦除周期。本项目要求AT93C46完成读和写功能的混合功能。

案例补充说明

本案例要求实现一个AT93C46的接口能够根据命令，实现EWEN、WRITE和READ功能，在这里我们提供了具体的设计思路：

1.         上游模块在rdy=1时，给出start命令，开始进行EWEN、WRITE或者READ操作；在rdy=0期间，start命令无效。

2.         当start有效时，如果mode=0表示进行EWEN操作；mode=1表示进行WRITE操作；mode=2表示进行READ操作。

3.         当start有效时，addr和wdata有效。

4.         当进行EWEN操作时，将addr写入at93c46。

5.         当进行WRITE操作时，将addr和wdata写入at93c46。

6.         当进行READ操作时，将addr写入at93c46，并从at93c46读到数据，通过rdata和rdata_vld返回给上游模块。