之前一直学的是PCB layout，看过一点高速的书，都没有一些实践的讲诉，刚刚看了Crazy Bingo的书，摘抄下来：
串扰来自两端相邻导线之间的互感和互容，减小串扰的办法如下：
1、合理布局，使各器件之间的连线尽可能的短，同时应该合理分配FPGA的引脚，根据布线情况调整同一个bank的各个引脚的位置，保持器件之间的过孔尽量少，走线尽量短，
2、由于串扰程度和施扰信号的频率成正比，所以布线时应该尽可能将上升沿很陡的高频信号远离敏感信号（时钟复位等）。
3、增加施扰信号和受扰信号线之间的线距，并且拒绝他们长距离平行走线。
4、应使是施扰信号线和受扰线与地平面相邻。
5、在无法满足上述的条件的情况下，在施扰信号和受扰信号线之间加一条地线以减少串扰。
6、当布线的信号层与地层相邻时，走线满足3W原则可避免串扰，若信号线宽为W，则当两信号走线中心之间的距离大于3倍的W时，可避免串扰，此时的线宽是2W。
7、若有必要，可采用电磁兼容分析软件精确计算导线之家的串扰。
话说我真的很热爱Layout，给我一个板我能Layout一天
