关于FPGA设计门限计数器的问题

小白刚刚接触FPGA，以前写单片机程序多了。总是以C语言来写FPGA。现在遇到一个问题，一天都没能解决，特来求救。
要做一个计数器，在门限信号为高的时候进行计数。当门限出现下降沿的时候输出一个单脉冲用于触发后级电路。。问题出现在单脉冲的产生上面。附上代码，请多多指教。
还有就是数字锁相环的应用问题。现在需要用锁相环的原理提取同步信号。数据率为10K到100K，以10K步进。感谢支持
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