开发约束条件加速高速IC封装和板级电路的设计

现代高速电子产品电路的电特性和封装密度已达到了一个新的高度，几乎所有集成电路封装和PCB级的物理互连都必须在电特性和物理特性两个层次上进行设计规划。

实现这项困难的任务需要从多方面进行努力。用来定义所开发的有效互连方案的物理特征的语言通常称为约束条件。这些实现规则可用来对物理设计工作进行限定，帮助实现一个能够满足电性能目标的方案。互连设计的合理约束条件是一些适当的规则，它们来自于对设计要点的真正理解。这就是关于物理特性和电特性的互连工程设计。

约束条件的开发

合理的互连约束条件取决于某一特定电路的噪声和时序裕度。可以通过研究时序和带宽的需求来了解信号质量和时序的总体裕度。这些裕度将帮助确定特定约束条件的性质、数值和范围。

数字电路的信号传输速率对约束条件的确定有影响。例如，速率增加时，需要缩短导线头来避免反射和阻抗的不连续。导线头是互连布线方案中可能出现的一种布线拓扑(例如菊花链或H树)的变化(图1)。

导线头通常是一种不利的因素，除非特意用它来对某一电路进行调整。电路布线的黄金规则是越短越好。长导线头包括：表面贴装器件的出口布线、上拉电阻以及并行端接的引线，也有可能是自动测试的接入触点。在20GHz，或小于50ps的传输速率下，即使由延伸到实际信号导线所在电路层之外的过孔所形成的导线头也可能过长，会损失相当一部分带宽。因此，包括IC封装在内的所有(大于等于1.5 GHz)互连都需要进行完善的电特征提取以确保满足性能指标。精确的特征预提取令开发人员可以直接对较长的导线头进行布局和布线。

在开发约束条件的过程中，进行预布局物理设计研究具有重要意义。这种策略将有助于发现设计及其约束条件在理论与实际上的差异，物理上无法实现的约束条件是没有用的。许多EDA厂商都提供用于研究各种空间距离的工具，帮助用户确定能够全面满足电特性要求的一组约束条件。

互连设计约束条件种类很多。对于特定的电路，每个约束条件的设计都要在所需的要求上达到相应的电特性效果，同时还要考虑采用该约束条件相对于采用其它约束条件的代价。大幅度超越这一要求将会导致开发成本和时间的增加，但开发人员必须知道需要达到的要求是多少。记住，在设计约束条件中未经指出的条件就是允许的；而已经提出的条件则有可能在物理上无法实现。合理的约束条件不仅满足电性能目标，而且满足物理可实现性的测试。

使用内部工具命令格式或某些脚本方式，可以将项目规划阶段开发的电子形式的约束条件列举出来，并输入CAD设计自动化工具。新一代的工具可提供对在各种EDA应用程序之间传输的约束条件信息进行管理、转换和简化的手段。

约束条件开发举例

以下是一个合理约束条件的开发实例，见于16层全单层带状线和微带 (外围层) 中实现的LVDS交换结构互连设计。这种独特的交换结构电路在八个电信交换ASIC和微处理器之间使用了一种重负载的40MHz系统交换控制总线(图2)。

即使是在一个如此低的时钟速率下，在数据变化率为1ns时，要为这种能驱动六个不同方向的重负载线开发一种信号质量较好的布线方案也可能非常不易。需要研究底层规划和布局，还要考虑设备I/O的设计规范、封装寄生参数、噪声和时序裕度、温度效应，以及对容限的层叠(stack-up)定义。通过对所有部分进行模拟和严格仿真，开发出以下约束条件(图3)。

通过对同一组交换结构ASIC的电源传输电路的互连设计，确定了用来取得低噪声I/O、内核、PLL和参考电压源所需的约束条件。还要考虑硅片制造商的布局建议。电源传输约束条件则应用到管脚一级(图4)。

电源传输电路最后的物理布线约束条件基于将寄生效应和信号耦合最小化，并控制基板电流的基础之上。

使用十组32位622Mb的LVDS源同步差分交换结构总线在电信交换ASIC之间进行互连(图5)。开发622Mb交换结构的布线约束条件时，需要对许多差分线和基板配置进行特征提取。从A到J的每组总线以及每对信号线所允许的长度的相对变化都受到限制，以便为硅片、IC封装和电路板的装配工艺的变化留下适当的裕度。

典型情况下，这种电路要求差分线的长度变化限制在信号速率的5%之内。当信号速率为622 Mbps时，这一长度约为0.100英寸，2 Gbps时约为0.025英寸，10G bps时约为0.01英寸。交换结构总线的下列物理特性布线规则是在调整衰减、噪声、温度、封装寄生参数和生产工艺之后开发出来的。