1、data type declaration for "xxxx" declares packed dimensions but the port declaration declaration does not
是指信号声明和端口声明不一致，信号声明和端口声明位宽应该一致
2、
Warning: Output pins are stuck at VCC or GND
是指有输出引脚始终是高电平或者低电平，如果设计中这样是正确的就不用理会这个警告了
3、Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
早期版本的芯片没有这个警告，而后续高级的芯片的 drive strength 和 slew rate 都是可编程的，如果不指定的话，quartus会给出默认值并给出警告。消除警告的办法是在pin planner 分配管脚时同时制定这两个值。设置方法如下：
菜单栏assignments-> pin planner 在
Current Strength一栏将8mA(default)改为需要的电流大小（双击出现下拉菜单），一般选8mA一项；slew rate一栏双击将2（default）改为需要的大小，一般选2（fastest）
4、Synopsys Design Constraints File file not found: 'xxx.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
新器件支持TimeQuest和class timing
ananlyzer进行时序分析。而新版本的Quartus默认是选用TimeQuest，如果你的工程里面没有sdc约束文件就会出现上面的告警。Cyclone
I ，II只支持class timing ananlyzer，所以没有上面的告警。建议最好还是给出时序约束文件。如果仅仅是想消除这个警告而不进行时序约束，新建一个空白的sdc文件即可，与新建verilog一样，菜单file->new对弹出话框选择synosys design constraints file 在其中敲入一个空格保存即可（ctrl+n 直接弹出新建对话框）
