JLCS

个性签名:嘉立创PCB打样  QQ800058452

  • 2019-03-02
  • 发表了主题帖: 高速PCB设计指南之三 78

    高速PCB设计指南之三 78 7、关于快闪存储器和其它可编程元件     快闪存储器的编程时间有时会很长(对于大的存储器或存储器组可达1分钟)。因此,此时不容许有其它元件的逆驱动,否则快闪存储器可能会受到损害。为了避免这种情况,必须将所有与地址总线的控制线相连的元件置于高欧姆状态。同样,数据总线也必须能够被置于隔绝状态,以确保快闪存储器为空载,并可进行下步编程。     系统内可编程元件(ISP)有一些要求,如Altera,XilinX和Lattuce等公司的产品,还有其它一些特殊要求。除了可测试性的机械和电气前提条件应得到保证外,还要保证具有编程和确证数据的可能性。对于Altera和Xilinx元件,使用了连串矢量格式(Serial Vector Format SVF),这种格式近期几乎已发展成为工业标准。许多测试系统可以对这类元件编程,并将连串矢量格式(SVF)内的输入数据用于测试信号发生器。通过边界扫描键(Boundary-Scan-Kette JTAG)对这些元件编程,也将连串数据格式编程。在汇集编程数据时,重要的是应考虑到电路中全部的元件链,不应将数据仅仅还原给要编程的元件。      编程时,自动测试信号发生器考虑到整个的元件链,并将其它元件接入旁路模型中。相反,Lattice公司要求用JEDEC格式的数据,并通过通常的输入端和输出端并行编程。编程后,数据还要用于检查元件功能。开发部门提供的数据应尽可能地便于测试系统直接应用,或者通过简单转换便可应用。 8、对于边界扫描(JTAG)应注意什么     由基于复杂元件组成精细网格的组件,给测试工程师只提供很少的可接触的测试点。此时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和提高测试效果。     对于开发工程师和测试工程师来说,建立在边界扫描和集成自测试技术基础上的测试战略肯定会增加费用。开发工程师必然要在电路中使用的边界扫描元件(IEEE-1149.1-标准),并且要设法使相应的具体的测试引线脚可以接触(如测试数据输入-TDI,测试数据输出-TDO,测试钟频-TCK和测试模式选择-TMS以及ggf.测试复位)。测试工程师给元件制定一个边界扫描模型(BSDL-边界扫描描述语言)。此时他必须知道,有关元件支持何种边界扫描功能和指令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外,如果开发工程师已作规定,可以通过边界扫描指令“RunBIST”来触发元件的自动测试。尤其是当电路中有许多ASICs和其它复杂元件时,对于这些元件并不存在惯常的测试模型,通过边界扫描元件,可以大大减少制定测试模型的费用。     时间和成本降低的程度对于每个元件都是不同的。对于一个有IC的电路,如果需要100%发现,大约需要40万个测试矢量,通过使用边界扫描,在同样的故障发现率下,测试矢量的数目可以减少到数百个。因此,在没有测试模型,或接触电路的节点受到限制的条件下,边界扫描方法具有特别的优越性。是否要采用边界扫描,是取决于开发利用和制造过程中增加的成本费用。衽边界扫描必须和要求发现故障的时间,测试时间,进入市场的时间,适配器成本进行权衡,并尽可能节约。在许多情况下,将传统的在线测试方法和边界扫描方法混合盐业的方案是最佳的解决方式 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2019-02-26
  • 发表了主题帖: 高速PCB设计指南之二4

    高速PCB设计指南之二4 第四篇  电磁兼容性和PCB设计约束(缺具体数据)    PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局 (一)、PCB材料的选择    通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰(见《电子工程专辑》2000年第1期"应用指南")。    设计之前,可根据下列条件选择最经济的PCB形式: 对EMC的要求 ·印制板的密集程度 ·组装与生产的能力 ·CAD系统能力 ·设计成本 ·PCB的数量 ·电磁屏蔽的成本    当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。    为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术。根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所示。    信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL>IOH. 功能/逻辑类型    ZO(Ω) 电源(典型值) <<10 ECL逻辑         50 TTL逻辑         100 HC(T)逻辑        200 表1:几种信号路径的传输线阻抗ZO。    逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示。 图1:显示三种特定传输线的(数字)IC之间典型互联图 图2:IC去耦电路。 图3:正确的去耦电路块 表2:去耦电容Cdec..的推荐值。 逻辑电路噪声容限 (二)、信号线路及其信号回路    传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并降低环路感应电压的磁化系数。    一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感应从1μH/m降到0.4-0.5μ H/m.    这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路。    对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线来表示,如图1所示,其中阻抗可从表1得到。    TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将传输线定义在Vcc和S之间,而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。    在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下,铁氧体只会对电缆的外部参数有影响。    因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂的厚度)。布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用)。如果传输线导体间耦合不够,可采用铁氧体磁环。 (三)、IC的去耦    通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振。在大于谐振频率时,电容表现得象个电感,这就意味着di/dt受到了限制。电容的值由IC管脚间允许的电源电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:   I=c·dV/dt    表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加的去耦电容Cdec.的推荐值。 图4:PCB上环路的辐射    对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的),电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容(100-100Pf),与"LF-"去耦电容并联。陶瓷电容的谐振频率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑电路中电压的上升时间。    如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送信号的线路和电源线路间的互耦来决定。    在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电路,这种谐振只可以发生在低频(<1MHz=或谐振电路的Q值较低(<2=的情况下。    通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中,可使谐振频率保持在1MHz以下,如果射频损耗太低可通过并联或串联电阻来补偿(图2)。    扼流线圈应该总是采用封闭的内芯,否则它会成为一个射频发射器或磁场铁感应器。 例如:1MHz*1μHz    Z1=6.28Ω  Rs=3.14Ω     Q<2 Rp=12.56Ω    大于谐振频率时,"传输线"的特征阻抗Z0(此时将IC的阻抗看作电源负载)等于:Z0 =(Ltrace/Cdecoupling)的平方根    去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响,比如采用了一个1μH扼流线圈的情况。但它仍然会决定IC电源管脚间的电压波动,表3给出了电源信噪容限为25%时,推荐的最大电感值Ltrace.根据图2所建议的去耦方法,两个IC间的传输线数量从3条减少到了1条(见图3)。    因此,对每个IC采用适当的去耦方法:Lchoke+Cdec.电路块间就只需定义一条传输线。    对于τr<3ns的高速逻辑电路,与去耦电容串联的全部电感必须要很低(见表3)。与电源管脚串联的50mm印制线路相当于一个50hH电感,与输出端的负载(典型值为50pF)一起决定了最小上升时间为3.2ns。如要求更快的上升时间,就必须缩短去耦电容的引脚。长度(最好无引脚)并缩短IC封装的引脚,例如可以用IC去耦电容,或最好采用将(电源)管脚在中间的IC与很小的3E间距(DIL)无引脚陶瓷电容相结合等方法来达到这一目的,也可以用带电源层和接地层的多层电路板。另外采用电源管脚在中间的SO封装还可得到进一步的改善。但是,使用快速逻辑电路时,应采用多层电路板。 (四)、根据辐射决定环路面积    无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求,因此环路区域的面积和线路长度都受到限制,如果采用非屏蔽外壳,这种限制将直接由PCB来实现。    注意:如果在异步逻辑电路设计中采用串联端接负载,必须要注意会出现准稳性,特别是对称逻辑输入电路无法确定输入信号是高还是低,而且可能会导致非定义输出情况。 图3:正确的去耦电路块。    对于频域中的逻辑信号,频谱的电流幅度在超出逻辑信号带宽(=1/π.τr)的频率上与频率的平方成反比。用角频率表示,环路的辐射阻抗仍随频率平方成正比。因而可计算出最大的环路面积,它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定。电流波形由电压波形决定,电流半宽时间约等于电压的上升时间。   电流幅度可用角频率(=1/π.τr)表示为:  I(f)=2.I. τr/T 其中: I=为时域电流幅度;T=为时钟速率的倒数,即周期;      τr为电压的上升时间,约等于电流半宽时间τH。   从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积,表5给出了相应的环路面积。最大环路面积由时钟速率、逻辑电路类型(=输出电流)和PCB上同时存在的开关环路数量n决定。    如果所用的时钟速率超过30MHz,就必须要采用多层电路板,在这种情况下,环氧树脂的厚度与层数有关,在60至300μm之间。只有当PCB上的高速时钟信号的数量有限时,通过采用层到层的线路进行仔细布线,也可在双层板上得到可以接受的结果。    注意:在这种情况下,如采用普通DIL封装,则会超过环路面积的限制,一定要有另外的屏蔽措施和适当的滤波。    所有连接到其它面板及部件的连接头必须尽可能相互靠近放置,这样在电缆中传导的共模电流就不会流入PCB电路中的线路,另外,PCB上参考点间的电压降也无法激励(天线)电缆。   为避免这种共模影响,必须使靠近接头的参考地和PCB上电路的接地层、接地网格或电路参考地隔开,如果可能,这些接地片应接到产品的金属外壳上。从这个接地片上,只有高阻器件如电感、电阻、簧片继电器和光耦合器可接在两个地之间。所有的接头要尽可能靠近放置,以防止外部电流流过PCB上的线路或参考地。 (五)、电缆及接头的正确选择    电缆的选择由流过电缆的信号幅度和频率成分决定。对于位于产品外部的电缆来说,如果传送10kHz以上时钟速率的数据信号,则一定要用到屏蔽(产品要求),屏蔽部分应在电缆的两端连接到地(金属外壳产品),这样能确保对电场和磁场都进行屏蔽。    如果用的是分开接地,则应连到"接头地"而不是"电路地"。    如果时钟速率在10kHz到1MHz之间,并且逻辑电路的上升时间尽可能保持低,将可以得到80%以上的光覆盖或小于10Nh/m的转移阻抗。如果时钟速率超过1MHz时,就需要更好的屏蔽电缆。    通常,除同轴电缆外,电缆的屏蔽不应用作为信号回路。    通过在信号输入/输出和地/参考点之间串入无源滤波器以减少射频成分,可以不必采用高质量屏蔽和相应接头。好的屏蔽电缆应配备合适的连接头。TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2019-02-22
  • 发表了主题帖: 高速PCB设计指南之二2

    高速PCB设计指南之二2 第二篇  抗干扰3(部分) 3 提高敏感器件的抗干扰性能 提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取,以及从不正常状态尽快恢复的方法。 提高敏感器件抗干扰性能的常用措施如下: (1)布线时尽量减少回路环的面积,以降低感应噪声。 (2)布线时,电源线和地线要尽量粗。除减小压降外,更重要的是降低耦 合噪声。 (3)对于单片机闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置 端在不改变系统逻辑的情况下接地或接电源。 (4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813, X25043,X25045等,可大幅度提高整个电路的抗干扰性能。 (5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字 电路。 (6)IC器件尽量直接焊在电路板上,少用IC座。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2019-02-20
  • 发表了主题帖: 第三篇 高速PCB设计

    (一)、电子系统设计所面临的挑战   随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz,将近20% 的设计主频超过120MHz。   当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。 (二)、什么是高速电路   通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。   实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。     信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如果反射信号很强,叠加的波形就有可能会改变逻辑状态。 (三)、高速信号的确定   上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。      PCB 板上每单位英寸的延时为 0.167ns.。但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片,则最大布线长度为7.62mm。     设Tr 为信号上升时间, Tpd 为信号线传播延时。如果Tr≥4Tpd,信号落在安全区域。如果2Tpd≥Tr≥4Tpd,信号落在不确定区域。如果Tr≤2Tpd,信号落在问题区域。对于落在不确定区域及问题区域的信号,应该使用高速布线方法。 (四)、什么是传输线     PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo。线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小。如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定。这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到。 (五)、传输线效应 基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应。 · 反射信号Reflected signals · 延时和时序错误Delay & Timing errors · 多次跨越逻辑电平门限错误False Switching · 过冲与下冲Overshoot/Undershoot · 串扰Induced Noise (or crosstalk) · 电磁辐射EMI radiation 5.1 反射信号   如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真。当失真变形非常显著时可导致多种错误,引起设计失败。同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败。如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败。     反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配。 5.2 延时和时序错误   信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。   通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因:驱动过载,走线过长。   5.3 多次跨越逻辑电平门限错误     信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配。   5.4 过冲与下冲    过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件。 5.5 串扰   串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰。   信号线距离地线越近,线间距越大,产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。 5.6 电磁辐射   EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。 (六)、避免传输线效应的方法 针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。 6.1 严格控制关键网线的走线长度   如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准,就存在传输线的问题。 6.2 合理规划走线的拓扑结构   解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。   对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.   例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。   星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。    在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。   串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。  串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。   最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号,并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。   此外,对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选:垂直方式和水平方式。   垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹配失效,成为潜在的失败因素。   6.3 抑止电磁干扰的方法   很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性。 6.4 其它可采用技术   为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。   当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小。   任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。   如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路。   走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射,同时自身也是敏感电路。闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比。 结束语     高速电路设计是一个非常复杂的设计过程,ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立。如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应。因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性,只有可控的,才是可靠的,也才能是成功的! TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2019-02-13
  • 发表了主题帖: 打样

    嘉立创开工啦:迎春接福,PCB打样只需30元/款,且全国免费包邮(满足条件),全线开始接单TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2019-01-11
  • 发表了主题帖: 什么是差分信号

    差分传输是一种信号传输的技术,区别于传统的一根信号线一根地线的做法,差分传输在这两根线上都传输信号,这两个信号的振幅相等,相位相差180度,极性相反。在这两根线上传输的信号就是差分信号。 差分信号相位图示 差分信号与单端信号的区别 单端信号指的是用一个线传输的信号,一根线没参考点怎么会有信号呢?参考点就是地啊。也就是说,单端信号是在一跟导线上传输的与地之间的电平差。那么当你把信号从A点传递到B点的时候,有一个前提就是A点和B点的地电势应该差不多是一样的。 差分信号指的是用两根线传输的信号,传输的是两根信号之间的电平差。当你把信号从A点传递到B点的时候,A点和B点的地电势可以一样也可以不一样,但是A点和B点的地电势差有一个范围,超过这个范围就会出问题了。 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。在某些系统里,系统地被用作电压基准点。当地当作电压测量基准时,这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面,一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要,这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻,差分信号就好比是跷跷板上的两个人,当一个人被跷上去的时候,另一个人被跷下来了 - 但是他们的平均位置是不变的。继续跷跷板的类推,正值可以表示左边的人比右边的人高,而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时,信号定义成正极信号,当V+<V-时,信号定义成负极信号。 Negative  Voltage Zero  Voltage Positive  Voltage 差分信号的优点 优点一,相对于单端信号,差分信号减小了潜在的电磁干扰(EMI)。使用差分方式传输,信号的电压峰峰值会被放大了一倍,但是单根线上的电流却保持不变。如果采用传统的单线传输方式,在驱动相同的信号时,更容易造成EMI问题。 优点二,差分信号的值很大程度上与“地”的精确值无关,能很好的抵抗电源的干扰。在一个地做基准,单端信号方案的系统里,测量信号的精确值依赖系统内地的一致性。信号源和信号接收器距离越远,他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与地的精确值无关,而在某一范围内。假如两条信号都收到同样的(同向、等幅度)的干扰信号,由于接收端是对接收的两条线信号进行减法处理,因此干扰信号会被基本抵消。也就是说,一个差分放大器的输入有效信号幅度只需要几毫伏,但是它却能够对一个高达几伏特的共模信号无动于衷。 优点三,差分对内每根信号都有自己的返回路径,能够减轻信号跨分割带来的影响。单线跨分割对传输线的影响很大,差分线对跨分割就不是那么敏感,主要原因就是,差分对两线可以互为参考,两根线可以相互作为返回路径。 ******高能预警****嘉立创打样爆款王炸来袭~~ 一炸:常规工艺,长宽10厘米以内,打样5 PCS,30元/款24小时免费加急出货,全国顺丰经济快递包邮! 二炸:常规工艺,不限板子大小,打样5 PCS,免费24小时加急,且全国包邮! 三炸: 非常规工艺,不限板子大小,打样5 PCS,能享受全国包邮! 四炸:新增12小时加急,其他加急费也全面调整降价! TEL:18681569485 详情参阅:http://www.sz-jlc.com/s

  • 2018-12-29
  • 发表了主题帖: PCB设计中高速信号的通常优化方法

    以LVDS信号为例,说明PCB设计中高速信号的通常优化方法: LVDS(Low Voltage Differential Signaling,低电压差分信号)是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。 LVDS信号不仅是差分信号,而且是高速数字信号。因此,对用来传输LVDS的PCB线对必须采取措施,以防止信号在媒质终端发生反射,同时应减少电磁干扰以保证信号的完整性。在PCB布线时需要注意的一些问题如下。 (1)采用多层板结构形式,由于LVDS信号属于高速信号,故与其相邻的层应为地层,且应对LVDS信号进行屏蔽以防止干扰。对于密度不是很大的板子,在物理空间条件允许的情况下,最好将LVDS信号与其他信号分别入在不同的层。 (2)控制传输线阻抗,各类差分线的阻抗要求是不同的,根据设计要求,通过阻抗计软件算出差分阻抗和对应的线宽间距,并设置到约束管理器。差分线通过互相耦合来减少共模干扰,在条件许可的情况下要尽可能平行布线,两根线中间不能有过孔或其他信号。差分对需要严格控制相位,所以对内需要严格控制等长。 (3)遵守紧耦合的原则,当两条差分信号线距离很近时,电流传输方向相反,其磁场相互抵消,电场相互耦合,电磁辐射也要小得多。为减少损耗,高速差分线换层时可以在换层孔的附近添加地过孔。 (4)走线尽可能地短而直,信号的辐射强度是和信号线的走线长度成正比的,高频的信号引线越长,它就越容易耦合到靠近它的元器件上去。所以对诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。避免出现太多的拐弯,高频电路布线的引线最好采用全直线,需要转折,拐弯处尽量用45?或弧线,避免90?拐弯;这种要求在低频电路中仅仅用于提高铜箔的固着强度,而在高频中,满足这一要却可以减少高频信号对外的发身和相互间的耦合。应尽量减少布线中的过孔数和其他会引起线路不连续性的因素。 (5)不同差分线对之间的间距不能太小,LVDS对走线方式选择没有限制,微带线和带状线均可,但是必须注意要有良好的参考平面。不同差分线对之间的间距不能太小,至少应大于3~5位的差分线间距。必要时可在不同差分线以对之间加地孔隔离以防止相互间的串扰。 (6)LVDS信号远离其他信号,对LVDS信号和其他信号,如TTL信呈,最好使用不同的走线层。如果因为设计限制必须使用同一层走线时,LVDS走线和TTL走线的距离应该足够远,至少应大于3~5位的差分线间距。 (7)LVDS差分信号不可以跨平面分割,尽管两根差分信号互为回流路径,跨平面分割不会割断信号的回流,但是跨平面分割分的传输线会因为缺少参考平面而导致阻抗不连续。 (8)接收端的匹配电阻要尽量靠近接收引脚,距离要尽量短,接线距离也要尽可能的短。 (9)控制匹配电阻的精度,使用终端匹配电阻可实现对差分传输线的匹配,其阻值一般在90~130?之间。电路也需要用此终端匹配电阻来产生正常工作的差分电压。对于点对点的拓扑,走线的阻抗通常控制在100?,但匹配电阻可以根据实际的情况进行调整。 (10)未使用的引脚处理,所有未使用的LVDS接收器输入引脚悬空,所有未使用的LVDS和TTL输出引脚悬空,所有未使用的TTL发送/驱动器输入和控制

  • 2018-12-28
  • 发表了主题帖: 设计中容易出错的几个地方

    PCB电路板设计中容易出错的几个地方一、电路版设计的先期工作 1、利用原理图设计工具绘制原理图,并且生成对应的网络表。当然,有些特殊情况下,如PCB板比较简单,已经有了网络表等情况下也可以不进行原理图的设计,直接进入PCB设计系统,在PCB设计系统中,可以直接取用零件封装,人工生成网络表。 2、手工更改网络表将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上,没任何物理连接的可定义到地或保护地等。将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致,特别是二、三极管等。 二、画出自己定义的非标准器件的封装库建议将自己所画的器件都放入一个自己建立的PCB库专用设计文件。 三、设置PCB设计环境和绘制印刷电路的版框含中间的镂空等 1、进入PCB系统后的第一步就是设置PCB设计环境,包括设置格点大小和类型,光标类型,版层参数,布线参数等等。大多数参数都可以用系统默认值,而且这些参数经过设置之后,符合个人的习惯,以后无须再去修改。 2、规划电路版,主要是确定电路版的边框,包括电路版的尺寸大小等等。在需要放置固定孔的地方放上适当大小的焊盘。对于3mm的螺丝可用6.5~8mm的外径和3.2~3.5mm内径的焊盘对于标准板可从其它板或PCBizard中调入。注意-在绘制电路版地边框前,一定要将当前层设置成KeepOut层,即禁止布线层。 四、打开所有要用到的PCB库文件后,调入网络表文件和修改零件封装这一步是非常重要的一个环节,网络表是PCB自动布线的灵魂,也是原理图设计与印象电路版设计的接口,只有将网络表装入后,才能进行电路版的布线。在原理图设计的过程中,ERC检查不会涉及到零件的封装问题。因此,原理图设计时,零件的封装可能被遗忘,在引进网络表时可以根据设计情况来修改或补充零件的封装。当然,可以直接在PCB内人工生成网络表,并且指定零件封装。 五、布置零件封装的位置,也称零件布局Protel99可以进行自动布局,也可以进行手动布局。 如果进行自动布局,运行Tools下面的AutoPlace,用这个命令,你需要有足够的耐心。布线的关键是布局,多数设计者采用手动布局的形式。用鼠标选中一个元件,按住鼠标左键不放,拖住这个元件到达目的地,放开左键,将该元件固定。Protel99在布局方面新增加了一些技巧。新的交互式布局选项包含自动选择和自动对齐。使用自动选择方式可以很快地收集相似封装的元件,然后旋转、展开和整理成组,就可以移动到板上所需位置上了。当简易的布局完成后,使用自动对齐方式整齐地展开或缩紧一组封装相似的元件。提示-在自动选择时,使用ShiftX或Y和CtrlX或Y可展开和缩紧选定组件的X、Y方向。注意-零件布局,应当从机械结构散热、电磁干扰、将来布线的方便性等方面综合考虑。先布置与机械尺寸有关的器件,并锁定这些器件,然后是大的占位置的器件和电路的核心元件,再是外围的小元件。 六、根据情况再作适当调整然后将全部器件锁定假如板上空间允许则可在板上放上一些类似于实验板的布线区。对于大板子,应在中间多加固定螺丝孔。板上有重的器件或较大的接插件等受力器件边上也应加固定螺丝孔,有需要的话可在适当位置放上一些测试用焊盘,最好在原理图中就加上。将过小的焊盘过孔改大,将所有固定螺丝孔焊盘的网络定义到地或保护地等。放好后用VIEW3D功能察看一下实际效果,存盘。 七、布线规则设置布线规则是设置布线的各个规范(象使用层面、各组线宽、过孔间距、布线的拓朴结构等部分规则,可通过Design-Rules的Menu处从其它板导出后,再导入这块板)这个步骤不必每次都要设置,按个人的习惯,设定一次就可以。 1)电路原理图的设计:电路原理图的设计主要是PROTEL099的原理图设计系统(AdvancedSchematic)来绘制一张电路原理图。在这一过程中,要充分利用PROTEL99所提供的各种原理图绘图工具、各种编辑功能,来实现我们的目的,即得到一张正确、精美的电路原理图。 (2)产生网络表:网络表是电路原理图设计(SCH)与印制电路板设计(PCB)之间的一座桥梁,它是电路板自动的灵魂。网络表可以从电路原理图中获得,也可从印制电路板中提取出来。 (3)印制电路板的设计:印制电路板的设计主要是针对PROTEL99的另外一个重要的部分PCB而言的,在这个过程中,我们借助PROTEL99提供的强大功能实现电路板的版面设计

  • 2018-12-25
  • 发表了主题帖: PCB叠层设计宝典

    PCB叠层设计宝典 总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层);2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到十层板的叠层: 一、单面PCB板和双面PCB板的叠层 对于两层板来说,由于板层数量少,已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑; 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大,不仅产生了较强的电磁辐射,而且使电路对外界干扰敏感。要改善线路的电磁兼容性,最简单的方法是减小关键信号的回路面积。    关键信号:从电磁兼容的角度考虑,关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号,如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。    单、双层板通常使用在低于10KHz的低频模拟设计中:    1 在同一层的电源走线以辐射状走线,并最小化线的长度总和;2 走电源、地线时,相互靠近;在关键信号线边上布一条地线,这条地线应尽量靠近信号线。这样就形成了较小的回路面积,减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后,就形成了一个面积最小的回路,信号电流肯定会取道这个回路,而不是其它地线路径。 3 如果是双层线路板,可以在线路板的另一面,紧靠近信号线的下面,沿着信号线布一条地线,一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。 二、四层板的叠层   推荐叠层方式:1. SIG-GND(PWR)-PWR (GND)-SIG;   2. GND-SIG(PWR)-SIG(PWR)-GND; 对于以上两种叠层设计,潜在的问题是对于传统的1.6mm(62mil)板厚。层间距将会变得很大,不仅不利于控制阻抗,层间耦合及屏蔽;特别是电源地层之间间距很大,降低了板电容,不利于滤除噪声。 对于第一种方案,通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能,对于EMI性能来说并不是很好,主要要通过走线及其他细节来控制。主要注意:地层放在信号最密集的信号层的相连层,有利于吸收和抑制辐射;增大板面积,体现20H规则。   对于第二种方案,通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层,中间两层均为信号 /电源层。信号层上的电源用宽线走线,这可使电源电流的路径阻抗低,且信号微带路径的阻抗也低,也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看, 这是现有的最佳4层PCB结构。主要注意:中间两层信号、电源混合层间距要拉开,走线方向垂直,避免出现串扰;适当控制板面积,体现20H规则;如果要控 制走线阻抗,上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。另外,电源或地层上的铺铜之间应尽可能地互连在一起,以确保DC和低频的连接性。 三、六层板的叠层 一、 对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计 推荐叠层方式:   1.SIG-GND-SIG-PWR-GND-SIG;    对于这种方案,这种叠层方案可得到较好的信号完整性,信号层与接地层相邻,电源层和接地层配对,每个走线层的阻抗都可较好控制,且两个地层都是能良好的吸收磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。    2.GND-SIG-GND-PWR-SIG -GND;   对于这种方案,该种方案只适用于器件密度不是很高的情况,这种叠层具有上面叠层的所有优点,并且这样顶层和底层的地平面比较完整,能作为一个较好的屏蔽层 来使用。需要注意的是电源层要靠近非主元件面的那一层,因为底层的平面会更完整。因此,EMI性能要比第一种方案好。    小结:对于六层板的方案,电源层与地层之间的间距应尽量减小,以获得好的电源、地耦合。但62mil的板厚,层间距虽然得到减小,还是不容易把主电源与地 层之间的间距控制得很小。对比第一种方案与第二种方案,第二种方案成本要大大增加。因此,我们叠层时通常选择第一种方案。设计时,遵循20H规则和镜像层 规则设计 四、八层板的叠层 八层板通常使用下面三种叠层方式    A:由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下:1.Signal 1 元件面、微带走线层   2.Signal 2 内部微带走线层,较好的走线层(X方向)   3.Ground4.Signal 3 带状线走线层,较好的走线层(Y方向)   5.Signal 4 带状线走线层   6.Power   7.Signal 5 内部微带走线层   8.Signal 6 微带走线层    B:是第三种叠层方式的变种,由于增加了参考层,具有较好的EMI性能,各信号层的特性阻抗可以很好的控制    1.Signal 1 元件面、微带走线层,好的走线层   2.Ground 地层,较好的电磁波吸收能力   3.Signal 2 带状线走线层,好的走线层   4.Power 电源层,与下面的地层构成优秀的电磁吸收   5.Ground 地层   6.Signal 3 带状线走线层,好的走线层   7.Power 地层,具有较大的电源阻抗   8.Signal 4 微带走线层,好的走线层    C:最佳叠层方式,由于多层地参考平面的使用具有非常好的地磁吸收能力。     1.Signal 1 元件面、微带走线层,好的走线层     2.Ground 地层,较好的电磁波吸收能力     3.Signal 2 带状线走线层,好的走线层      4.Power 电源层,与下面的地层构成优秀的电磁吸收     5.Ground 地层     6.Signal 3 带状线走线层,好的走线层     7.Ground 地层,较好的电磁波吸收能力     8.Signal 4 微带走线层,好的走线层对于如何选择设计用几层板和用什么方式的叠层,要根据板上信号网络的数量,器件密度,PIN密度,信号的频率,板的大小等许多因素。对于这些因素我们要综 合考虑。对于信号网络的数量越多,器件密度越大,PIN密度越大,信号的频率越高的设计应尽量采用多层板设计。为得到好的EMI性能最好保证每个信号层都 有自己的参考层。

  • 2018-12-22
  • 发表了主题帖: 影响价格的因素

    影响价格的因素 多年以来,PCB价格多变已被业内外人士所熟悉,即使一些有多年PCB从业经验的人员至今也未必全部了解此中的来龙去脉,下面来分析一下影响pcb价格的主要因素: 一、PCB所用材料不同造成价格的多样性 以普通双面板为例,板料一般有fr-4,cem-3等,板厚从0.2mm到5.0mm不等,铜厚从0.5oz到3oz不同,所有这些在板料一项上就造成了巨大的价格差异;在阻焊油墨方面,普通热固油和感光绿油也存在着一定的价格差,因而材料的不同造成了价格的多样性。 二、PCB所采用生产工艺的不同造成价格的多样性 不同的生产工艺会造成不同的成本。如镀金板与喷锡板,制作外形的锣(铣)板与啤(冲)板,采用丝印线路与干膜线路等都会形成不同的成本,导致价格的多样性。 三、PCB本身难度不同造成的价格多样性 即使材料相同,工艺相同,但PCB本身难度不同也会造成不同的成本。如两种线路板上都有1000个孔,一块板孔径都大于0.6mm与另一块板孔径均小于0.6mm就会形成不同的钻孔成本;如两种线路板其他相同,但线宽线距不同,一种均大于0.2mm,一种均小于0.2mm,也会造成不同的生产成本,因为难度大的板报废率较高,必然成本加大,进而造成价格的多样性。 四、客户要求不同也会造成价格的不同 客户要求的高低会直接影响板厂的成品率,如一种板按ipc-a-600e,class1要求有98%合格率,但按class3要求可能只有90%的合格率,因而造成板厂不同的成本,最后导致产品价格的多变。 五、PCB厂家不同造成的价格多样性 即使同一种产品,但因为不同厂家工艺装备、技术水平不同,也会形成不同的成本,时下很多厂家喜欢生产喷锡板,因为工艺简单,成本低廉,但也有一部分厂家生产镀金板,报废率上升,造成成本提高,所以他们宁愿生产喷锡板,因而他们的喷锡板报价反而比镀金板低。 六、付款方式不同造成的价格差异 目前PCB板厂一般都会按付款方式的不同调整PCB价格,幅度为5%-10%不等,因而也造成了价格的差异性。 七、区域不同造成价格的多样性 目前国内从地理位置上来讲,从南到北,价格呈递增之势,不同区域价格有一定差异,因而区域不同也造成了价格的多样性 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-21
  • 发表了主题帖: Altium Dsigner 如何批量修改线宽

    Altium Dsigner 如何批量修改线宽 最快捷的方式时 线选中一条你需要改的线,然后右击,找到find similar object 点进去,弹出如下图对话框 这里第一行代表tack代表的时线, 后面一定要选same  不然可能会改错了,然后下面每一行对应的都是属性,any代表不判断,same 代表相同属性,然后点击apply, 此时你所选择的属性对话框都会显示出来,如下图 然后点击OK,会弹出 PCB inspector  把你想要修改的属性比如线宽填到width一栏(比如现在时8mil,你改成6mil),然后点击一下其他属性,这样修改就生效了,即把你选中的8mil的线改成了6mil。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-19
  • 发表了主题帖: DXP过孔盖油怎样设置

    DXP过孔盖油怎样设置 1.双击某一过孔(via), 2.左键单击选择这一过孔(via),然后右键Find Simillar Objects。(注意勾选红色框选项),然后OK。 3.勾选下图红色框选项,关闭会话框,再次转出gerber后,阻焊层就不会出现过孔(过孔盖油)。 关于“过孔盖油”和“过孔开窗”此点,许多客户下单时经常会问这是什么意思,就此问题点说明如下: 对于一些客户,设计严重不标准 ,根本就分不清那是pad ,那是via的用法, 有时候导电孔用pad的属性处理,有时候插键孔又用via属性来处理,VIA属性及PAD属性设计混乱,导致错误加工,这也是经常出现投诉的问题之一,而对于电路板生产工厂,在处理CAM资料时,一些处理菲林工程师,因为客户设计文件的不规范,而将错就错,帮客户修改文件,把不规范的设计做对,凭着自个的经验来处理工程资料,这样就导致且助长了客户的设计不规范, 导电孔 : via 插键孔: pad 特别容易出现的几个问题: 一、pad跟via用混着用,导致出问题 1. 当你的文件是pads或是protel时 发给工厂,要求过孔盖油,千万要注意,你要仔细检查一下你的插件孔(pad)是不是也有用了via的,否则你的插件孔上也会上上绿油从而导致不能焊接 争执点:插件孔要的肯定是上面要喷锡的,你怎么盖油了,我怎么用,在说这话的时候请你检查文件,用是pad设计还是via设计的! 2.当你的文件是pads或是protel时 把文件发给工厂,下单要求是过孔盖油,有很多客户用pad(插件孔)来表示导电孔,从而导致你的导电孔开窗,可能你想要的是过孔盖油,到时候可能争执点就是,我要的就是导电孔盖油,为什么给开窗了呢,那请你检查一下你的文件设计! 嘉立创对此点:以经再三强调,如果你是via就按via处理,如果是pad就按pad处理!因为没人会知道你那是导电孔,那是插件孔,而via跟pad是唯一的标识,请大家清楚! 二)via在转换过程中,因设计不标准或是你对转换gerber设置规则不清楚,而导致出问题 3)当你发的是gerber文件 那工厂厂家则无法分出那些是过孔那些是插键孔,则唯一能识别的是按文件加工,那有助焊层那就有开窗! 争执点:我要的过孔盖油的,你现在给我开窗了,我可能导致短路,那请检查一下你的文件,你出的gerber就是菲林文件,工厂没有办法来检查你的是导电孔还是插键孔,请你检查gerber文件,是不是有助焊层,有的话就开窗,没有的话就盖油 三:如何在protel  或是pads设计出过孔盖油!------这在是最标准的做法,如果设计标准了,则一定不会出错! 在protel中 via属性中有一个tenting 选项,如果打上勾,则一定是盖油 那么你转出来的就全是盖油了 在pads中,pads转文件是要想过孔(via)盖油方法: 在输出soldermask即阻焊层时只要勾选上上solder mask top ----下面的vias,代表全部过孔开窗,不勾选即过孔盖油 总结一下:             pad按pad做,这就是插件孔,via你有两种选择,如果提供原文件,下单时候让你选,如果提供gerber文件,一定要 请检查gerber文件是否符合你的要求!

  • 2018-12-18
  • 发表了主题帖: DXP中拼板方式

    DXP中拼板方式 如今一款PCB打样越来越便宜了,但是当做小板子的时候,还是希望使用拼板。使用拼板的时候不免要使用到复制粘贴的功能,但是直接的复制粘贴好像不好用,因为网络标号不会一起过去,这样就导致DRC报警。     想解决这个问题其实是很简单的,说起来就是一个知道不知道的问题,在最终绘制好PCB的时候,使用ctrl+C,就将整个版图复制下来了,粘贴的时候,不要使用ctrl+V,在View->Paste Special。会弹出一个对话框,勾选Paste on current layer和Keep net name。就能将所需要的线路、器件、网表都复制下来了。     如果想使用阵列的方式粘贴,那就选用Paste Array,在这个对话框里根据需要修改粘贴的方式。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-08
  • 发表了主题帖: 继电器

    继电器分类:电磁继电器,磁保持继电器,温度继电器,时间继电器,高频继电器,特种继电器。 继电器的选用: 1环境温度:指继电器能够在该温度下长期使用。 2 负载切换能力:继电器的负载能力并不都是从低电平到额定负载,选用时要注意继电器的负载特性。 3 负载性质:继电器的触点负载与寿命是指在额定电压、电流下,负载为阻性的动作次数,当负载性质改变时,其触点负载能力将发生较大变化。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-07
  • 发表了主题帖: 电子元件,电子器件等的基本定义

    电子元件,电子器件等的基本定义 1)电子元件:指在工厂生产加工时不改变分子成分的成品。如电阻器、电容器、电感器。因为它本身不产生电子,它对电压、电流无控制和变换作用,所以又称无源器件。按分类标准,电子元件可分为11个大类。     2)电子器件:指在工厂生产加工时改变了分子结构的成品。例如晶体管、电子管、集成电路。因为它本身能产生电子,对电压、电流有控制、变换作用(放大、开关、整流、检波、振荡和调制等),所以又称有源器件。按分类标准,电子器件可分为12个大类,可归纳为真空电子器件和半导体器件两大块。     3)电子仪器:是指检测、分析、测试电子产品性能、质量、安全的装置。大体可以概括为电子测量仪器、电子分析仪器和应用仪器三大块,有光学电子仪器、电子元件测量仪器、动态分析仪器等24种细分类。     4)电子工业专用设备:是指在电子工业生产中,为某种电子产品的某一工艺过程而专门设计制造的设备,它是根据电子产品分类来进行分类的,如集成电路专用设备、电子元件专用设备。共有十余类。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-05
  • 发表了主题帖: 阻焊层跟助焊层的作用和区别

    阻焊层跟助焊层的作用和区别 前言:很多工程对阻焊层跟助焊层的作用分不清楚,本身是要做开窗的,却只提供paste层,没有solder层,有些板厂的工程师是不看paste层的(注意这个是用开钢网的,对于工厂的工程师来说这个是无用层),所以导致漏开窗。这里就简单介绍下他们的区分。     Solder层,就是用来控制做板的时候不覆盖绿油(白油)的区域,比如焊盘的位置,一些关键信号的测试点,不覆盖绿油,才能漏出焊盘。如果你在焊盘的位置不包含Solder层,则焊盘会盖上绿油,需要你磨掉绿油(白油),才能焊接。    Paste层,提供给制版厂,用于制作钢网,凡是 Paste层出现的地方,钢网上均开孔。也就是说,这一层不是用来控制PCB的,而是控制钢网开孔的,当SMT贴片生产时,这些开孔用来刷锡膏,刷锡膏(漏锡膏)的位置,恰好就是焊盘所在地位置。 TEL 18681567708  详情可见www.sz-jlc.com/s

  • 2018-12-01
  • 发表了主题帖: 基板前处理问题是什么?

    一些基板可能会吸潮和本身在压合成基板时部分树脂固化不良,这样在钻孔时可能会因为树脂本身强度不够而造成钻孔质量很差,钻污多或孔壁树脂撕挖严重等,因此开料时进行必须烘烤。此外一些多层板层压后也可能会出现pp半固化片基材区树枝固化不良状况,也会直接影响钻孔和除胶渣活化沉铜等。 钻孔状况太差,主要表现为:孔内树脂粉尘多,孔壁粗糙,空口毛刺严重,孔内毛刺,内层铜箔钉头,玻璃纤维区撕扯断面长短不齐等,都会对化学铜造成一定质量隐患。 刷板除了机械方法处理去基板表面污染和清除孔口毛刺/披锋外,进行表面清洁,在很多情况下,同时也起到清洗除去孔内粉尘作用。特别是多一些不经过除胶渣工艺处理双面板来说就更为重要。 还有一点要说明,大家不要认为有了除胶渣就可以出去孔内胶渣和粉尘,其实很多情况下,除胶渣工艺对粉尘处理效果极为有限,因为在槽液中粉尘会形成小胶团,使槽液很难处理,这个胶团吸附在孔壁上可能形成孔内镀瘤,也有可能在后续加工过程中从孔壁脱落,这样也可能造成孔内点状无铜,因此对多层和双面板来讲,必要机械刷板和高压清洗也是必需,特别面临着行业发展趋势,小孔板和高纵横比板子越来越为普遍状况下。甚至有时超声波清洗除去孔内粉尘也成为趋势。 合理适当除胶渣工艺,可以大大增加孔比结合力和内层连接可靠性,但是除胶工艺以及相关槽液之间协调不良问题也会带来一些偶然问题。除胶渣不足,会造成孔壁微孔洞,内层结合不良,孔壁脱离,吹孔等质量隐患;除胶过度,也可能造成孔内玻璃纤维突出,孔内粗糙,玻璃纤维截点,渗铜,内层楔形孔破内层黑化铜之间分离造成孔铜断裂或不连续或镀层皱褶镀层应力加大等状况。另外除胶几个槽液之间协调控制问题也是非常重要原因。 膨松/溶胀不足,可能会造成除胶渣不足;膨松/溶胀过渡而出较为能除尽已蓬松树脂,则改出在沉铜时也会活化不良沉铜不上,即使沉上铜也可能在后工序出现树脂下陷,孔壁脱离等缺陷;对除胶槽来讲,新槽和较高处理活性也可能会一些联结程度较低单功能树脂双功能树脂和部分三功能树脂出现过度除胶现象,导致孔壁玻璃纤维突出,玻璃纤维较难活化且与化学铜结合力较与树脂之间更差,沉铜后因镀层在极度不平基底上沉积,化学铜应力会成倍加大,严重可以明显看到沉铜后孔壁化学铜一片片从孔壁上脱落,造成后续孔内无铜产生。 孔无铜开路,对PCB行业人士来讲并不陌生,但是如何控制?很多同事都曾多次问。切片做了一大堆,问题还是不能彻底改善,总是反复重来,今天是这个工序产生的,明天又是那个工序产生的。其实控制并不难,只是一些人不能去坚持监督预防而已,总是头痛医头、脚痛医脚。 以下是我个人对孔无铜开路的见解及控制方法。产生孔无铜的原因不外乎就是: 1.钻孔粉尘塞孔或孔粗。 2.沉铜时药水有气泡,孔内未沉上铜。 3.孔内有线路油墨,未电上保护层,蚀刻后孔无铜。 4.沉铜后或板电后孔内酸碱药水未清洗干净,停放时间太长,产生慢咬蚀。 5.操作不当,在微蚀过程中停留时间太长。 6.冲板压力过大,(设计冲孔离导电孔太近)中间整齐断开。 7.电镀药水(锡、镍)渗透能力差。 ******高能预警****嘉立创打样爆款王炸来袭~~ 一炸:常规工艺,长宽10厘米以内,打样5 PCS,30元/款24小时免费加急出货,全国顺丰经济快递包邮! 二炸:常规工艺,不限板子大小,打样5 PCS,免费24小时加急,且全国包邮! 三炸: 非常规工艺,不限板子大小,打样5 PCS,能享受全国包邮! 四炸:新增12小时加急,其他加急费也全面调整降价!

  • 2018-10-31
  • 发表了主题帖: PCB中英对照五、 形状与尺寸:

    PCB中英对照五、 形状与尺寸: 1、 导线(通道):conduction (track) 2、 导线(体)宽度:conductor width 3、 导线距离:conductor spacing 4、 导线层:conductor layer 5、 导线宽度/间距:conductor line/space 6、 第一导线层:conductor layer No.1 7、 圆形盘:round pad 8、 方形盘:square pad 9、 菱形盘:diamond pad 10、 长方形焊盘:oblong pad 11、 子弹形盘:bullet pad 12、 泪滴盘:teardrop pad 13、 雪人盘:snowman pad 14、 V形盘:V-shaped pad 15、 环形盘:annular pad 16、 非圆形盘:non-circular pad 17、 隔离盘:isolation pad 18、 非功能连接盘:monfunctional pad 19、 偏置连接盘:offset land 20、 腹(背)裸盘:back-bard land 21、 盘址:anchoring spaur 22、 连接盘图形:land pattern 23、 连接盘网格阵列:land grid array 24、 孔环:annular ring 25、 元件孔:component hole 26、 安装孔:mounting hole 27、 支撑孔:supported hole 28、 非支撑孔:unsupported hole 29、 导通孔:via 30、 镀通孔:plated through hole (PTH) 31、 余隙孔:access hole 32、 盲孔:blind via (hole) 33、 埋孔:buried via hole 34、 埋/盲孔:buried /blind via 35、 任意层内部导通孔:any layer inner via hole (ALIVH) 36、 全部钻孔:all drilled hole 37、 定位孔:toaling hole 38、 无连接盘孔:landless hole 39、 中间孔:interstitial hole 40、 无连接盘导通孔:landless via hole 41、 引导孔:pilot hole 42、 端接全隙孔:terminal clearomee hole 43、 准表面间镀覆孔:quasi-interfacing plated-through hole 44、 准尺寸孔:dimensioned hole 45、 在连接盘中导通孔:via-in-pad 46、 孔位:hole location 47、 孔密度:hole density 48、 孔图:hole pattern 49、 钻孔图:drill drawing 50、 装配图:assembly drawing 51、 印制板组装图:printed board assembly drawing 52、 参考基准:datum referan

  • 2018-10-27
  • 发表了主题帖: PCB中英对照3

    PCB中英对照3 1、 A阶树脂:A-stage resin 2、 B阶树脂:B-stage resin 3、 C阶树脂:C-stage resin 4、 环氧树脂:epoxy resin 5、 酚醛树脂:phenolic resin 6、 聚酯树脂:polyester resin 7、 聚酰亚胺树脂:polyimide resin 8、 双马来酰亚胺三嗪树脂:bismaleimide-triazine resin 9、 丙烯酸树脂:acrylic resin 10、 三聚氰胺甲醛树脂:melamine formaldehyde resin 11、 多官能环氧树脂:polyfunctional epoxy resin 12、 溴化环氧树脂:brominated epoxy resin 13、 环氧酚醛:epoxy novolac 14、 氟树脂:fluroresin 15、 硅树脂:silicone resin 16、 硅烷:silane 17、 聚合物:polymer 18、 无定形聚合物:amorphous polymer 19、 结晶现象:crystalline polamer 20、 双晶现象:dimorphism 21、 共聚物:copolymer 22、 合成树脂:synthetic 23、 热固性树脂:thermosetting resin 24、 热塑性树脂:thermoplastic resin 25、 感光性树脂:photosensitive resin 26、 环氧当量:weight per epoxy equivalent (WPE) 27、 环氧值:epoxy value 28、 双氰胺:dicyandiamide 29、 粘结剂:binder 30、 胶粘剂:adesive 31、 固化剂:curing agent 32、 阻燃剂:flame retardant 33、 遮光剂:opaquer 34、 增塑剂:plasticizers 35、 不饱和聚酯:unsatuiated polyester 36、 聚酯薄膜:polyester 37、 聚酰亚胺薄膜:polyimide film (PI) 38、 聚四氟乙烯:polytetrafluoetylene (PTFE) 39、 聚全氟乙烯丙烯薄膜:perfluorinated ethylene-propylene copolymer film (FEP) 40、 增强材料:reinforcing material 41、 玻璃纤维:glass fiber 42、 E玻璃纤维:E-glass fibre 43、 D玻璃纤维:D-glass fibre 44、 S玻璃纤维:S-glass fibre 45、 玻璃布:glass fabric 46、 非织布:non-woven fabric 47、 玻璃纤维垫:glass mats 48、 纱线:yarn 49、 单丝:filament 50、 绞股:strand 51、 纬纱:weft yarn 52、 经纱:warp yarn 53、 但尼尔:denier 54、 经向:warp-wise 55、 纬向:weft-wise, filling-wise 56、 织物经纬密度:thread count 57、 织物组织:weave structure 58、 平纹组织:plain structure 59、 坏布:grey fabric 60、 稀松织物:woven scrim 61、 弓纬:bow of weave 62、 断经:end missing 63、 缺纬:mis-picks 64、 纬斜:bias 65、 折痕:crease 66、 云织:waviness 67、 鱼眼:fish eye 68、 毛圈长:feather length 69、 厚薄段:mark 70、 裂缝:split 71、 捻度:twist of yarn 72、 浸润剂含量:size content 73、 浸润剂残留量:size residue 74、 处理剂含量:finish level 75、 浸润剂:size 76、 偶联剂:couplint agent 77、 处理织物:finished fabric 78、 聚酰胺纤维:polyarmide fiber 79、 聚酯纤维非织布:non-woven polyester fabric 80、 浸渍绝缘纵纸:impregnating insulation paper 81、 聚芳酰胺纤维纸:aromatic polyamide paper 82、 断裂长:breaking length 83、 吸水高度:height of capillary rise 84、 湿强度保留率:wet strength retention 85、 白度:whitenness 86、 陶瓷:ceramics 87、 导电箔:conductive foil 88、 铜箔:copper foil 89、 电解铜箔:electrodeposited copper foil (ED copper foil) 90、 压延铜箔:rolled copper foil 91、 退火铜箔:annealed copper foil 92、 压延退火铜箔:rolled annealed copper foil (RA copper foil) 93、 薄铜箔:thin copper foil 94、 涂胶铜箔:adhesive coated foil 95、 涂胶脂铜箔:resin coated copper foil (RCC) 96、 复合金属箔:composite metallic material 97、 载体箔:carrier foil 98、 殷瓦:invar 99、 箔(剖面)轮廓:foil profile 100、 光面:shiny side 101、 粗糙面:matte side 102、 处理面:treated side 103、 防锈处理:stain proofing 104、 双面处理铜箔:double treated foil  

  • 2018-10-25
  • 发表了主题帖: PCB中英对照一、 综合词汇

    PCB中英对照一、 综合词汇 1、 印制电路:printed circuit 2、 印制线路:printed wiring 3、 印制板:printed board 4、 印制板电路:printed circuit board (PCB) 5、 印制线路板:printed wiring board(PWB) 6、 印制元件:printed component 7、 印制接点:printed contact 8、 印制板装配:printed board assembly 9、 板:board 10、 单面印制板:single-sided printed board(SSB) 11、 双面印制板:double-sided printed board(DSB) 12、 多层印制板:mulitlayer printed board(MLB) 13、 多层印制电路板:mulitlayer printed circuit board 14、 多层印制线路板:mulitlayer prited wiring board 15、 刚性印制板:rigid printed board 16、 刚性单面印制板:rigid single-sided printed borad 17、 刚性双面印制板:rigid double-sided printed borad 18、 刚性多层印制板:rigid multilayer printed board 19、 挠性多层印制板:flexible multilayer printed board 20、 挠性印制板:flexible printed board 21、 挠性单面印制板:flexible single-sided printed board 22、 挠性双面印制板:flexible double-sided printed board 23、 挠性印制电路:flexible printed circuit (FPC) 24、 挠性印制线路:flexible printed wiring 25、 刚性印制板:flex-rigid printed board, rigid-flex printed board 26、 刚性双面印制板:flex-rigid double-sided printed board, rigid-flex double-sided printed 27、 刚性多层印制板:flex-rigid multilayer printed board, rigid-flex multilayer printed board 28、 齐平印制板:flush printed board 29、 金属芯印制板:metal core printed board 30、 金属基印制板:metal base printed board 31、 多重布线印制板:mulit-wiring printed board 32、 陶瓷印制板:ceramic substrate printed board 33、 导电胶印制板:electroconductive paste printed board 34、 模塑电路板:molded circuit board 35、 模压印制板:stamped printed wiring board 36、 顺序层压多层印制板:sequentially-laminated mulitlayer 37、 散线印制板:discrete wiring board 38、 微线印制板:micro wire board 39、 积层印制板:buile-up printed board 40、 积层多层印制板:build-up mulitlayer printed board (BUM) 41、 积层挠印制板:build-up flexible printed board 42、 表面层合电路板:surface laminar circuit (SLC) 43、 埋入凸块连印制板:B2it printed board 44、 多层膜基板:multi-layered film substrate(MFS) 45、 层间全内导通多层印制板:ALIVH multilayer printed board 46、 载芯片板:chip on board (COB) 47、 埋电阻板:buried resistance board 48、 母板:mother board 49、 子板:daughter board 50、 背板:backplane 51、 裸板:bare board 52、 键盘板夹心板:copper-invar-copper board 53、 动态挠性板:dynamic flex board 54、 静态挠性板:static flex board 55、 可断拼板:break-away planel 56、 电缆:cable 57、 挠性扁平电缆:flexible flat cable (FFC) 58、 薄膜开关:membrane switch 59、 混合电路:hybrid circuit 60、 厚膜:thick film 61、 厚膜电路:thick film circuit 62、 薄膜:thin film 63、 薄膜混合电路:thin film hybrid circuit 64、 互连:interconnection 65、 导线:conductor trace line 66、 齐平导线:flush conductor 67、 传输线:transmission line 68、 跨交:crossover 69、 板边插头:edge-board contact 70、 增强板:stiffener 71、 基底:substrate 72、 基板面:real estate 73、 导线面:conductor side 74、 元件面:component side 75、 焊接面:solder side 76、 印制:printing 77、 网格:grid 78、 图形:pattern 79、 导电图形:conductive pattern 80、 非导电图形:non-conductive pattern 81、 字符:legend 82、 标志:mark

最近访客

< 1/2 >

统计信息

已有42人来访过

  • 芯币:179
  • 好友:--
  • 主题:46
  • 回复:74
  • 课时:--
  • 资源:--

留言

你需要登录后才可以留言 登录 | 注册


现在还没有留言