BIT_Wang

  • 2019-01-11
  • 回复了主题帖: altera DDR3 ip调用综合pll配置失败

    楼主请问你的问题解决了么,我最近也遇到类似的问题解决不掉了

  • 2018-11-19
  • 回复了主题帖: LVDS接收

    yupc123 发表于 2018-11-16 15:16 Altera 里我没看到过iodelay,但是你这种情况我也碰到过,我一般是通过时序分析解决的。你不会吧,有一个 ...
    请问你具体是怎么解决的啊,我没太明白~

  • 2018-11-15
  • 回复了主题帖: LVDS接收

    补充:设计了一个FPGA处理板,驱动一款图像传感器,传感器发送8对LVDS数据信号,我用FPGA接收,PCB设计中差分线的等长都很严格,PCB板也没问题,传感器的手册中说明了这8对LVDS信号之间不是同步的,实际接收需要对齐操作(bit对齐、word对齐、通道对齐),然后传感器对应的开发板是xilinx的,给的例程bit对齐是用iodelay来计算每对差分的延迟进行对齐。我现在用altera的FPGA做,没找到类似这样的功能,接收的8对LVDS数据有的正确有的乱,所以想请教一下如何用altera的FPGA在接收的时候能让8对LVDS信号同步

  • 回复了主题帖: LVDS接收

    PS:我看的xilinx的FPGA例程是用iodelay来控制每个通道的延迟

  • 发表了主题帖: LVDS接收

    我现在用Cyclone V的FPGA接收8路差分数据,12bit,600M数据率,现在用LVDS_RX核接收数据不正确,这8路数据不是同步的,请问大家什么办法能让这8路差分数据同步啊,不然的话我解出来的数据永远不对

  • 2018-09-12
  • 发表了主题帖: Flash断电后程序消失

    大家好,小弟刚刚调试新FPGA板子,输出测试图像都正常,但是等到固化的时候遇到了问题。 我用的是NIOS固化elf+sof文件到EPCS,烧写完成后,我断电重启,程序正常运行,电流什么 的都正常,以为固化正常,就断电放那放着了,但是过一会重启程序不跑了!电流也没变化! 最后我测试了一下烧写完成后断电大概过个一分钟再重启程序就没了,请问大神们这是神马问题啊 是硬件的不稳定还是软件写的有问题???拜谢

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