凉凉呀凉凉

  • 2018-09-05
  • 回复了主题帖: Libero SoC v11.8 引脚被优化的问题

    电子微创意 发表于 2018-9-5 21:56 肯定是没有使用,所以被优化了。
    您看一下,这个是我的HDL的代码,input MEMS_SDO,然后在后边有调用它呀

  • 回复了主题帖: Libero SoC v11.8 引脚被优化的问题

    电子微创意 发表于 2018-9-5 21:56 肯定是没有使用,所以被优化了。

  • 发表了主题帖: Libero SoC v11.8 引脚被优化的问题

    FPGA小白一枚,最近我在用Libero SoC v11.8进行编程,在顶层文件上定义了一个输入引脚,这个引脚在synthesize的时候会被去掉,导致在分配管脚的时候无法对此输入引脚进行约束,也就导致该信号无法被FPGA芯片获取。我尝试过用sync keep=1之类的语法,却没有效果。并且许多内置的IP核也存在这个问题,而且有大量的warning。请高手指教!

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