平漂流

  • 2019-02-19
  • 回复了主题帖: 《你好,放大器》作者杨建国老师新作《新概念模拟电路》

    谢谢分享。

  • 2018-11-29
  • 发表了主题帖: 建立时间与保持时间

    如图,建立时间和保持时间都是针对的时钟沿,如图所示,时钟沿有一个上升的过程,图中虚线与clk上升沿的交点是什么?幅值的50%?还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点?

  • 2018-08-23
  • 回复了主题帖: Verilog的for循环的相关问题

    heningbo 发表于 2018-8-23 09:42 我觉得DSP传给你的数值应该有个上限,那你设置一个reg,然后通过计数器去判断,当数值大于或小于reg时,做 ...
    了解,是有个最大限制,目前就让for循环次数按照这个最大的值来循环,然后寄存器按照最大的位宽来设置。

  • 2018-08-22
  • 回复了主题帖: Verilog的for循环的相关问题

    heningbo 发表于 2018-8-22 14:29 试着用计数器去代替吧,一般可综合的代码,不用for。具体原因找本书看看。
    要处理的数据的个数未知,感觉没法使用计数器+case。DSP传一批数据给FPGA,数据量未知。仅在开始传数据的时候,DSP才告知FPGA有多少数据。

  • 发表了主题帖: Verilog的for循环的相关问题

    在书上看到,“for循环更多的表示为根据循环次数来复制一个电路”。那么我现在有一个问题,for循环的次数是一个input型的参数(位宽已知,具体是多少是由输入决定的)。这样可以被综合吗?

  • 2018-08-12
  • 回复了主题帖: signaltap II综合assign语句的问题

    constant 发表于 2018-8-10 16:52 时钟是一样的,当然看不到,应该用高一点的时钟才行。。。。。。。。。。。。
    好吧,我还以为加了个assign,就会是一个普通的信号,没想到还是被系统发现是自己的时钟

  • 回复了主题帖: 同步fifo的读写使能问题

    问题已解决,问题不出在这里,是我定义的输入输出的信号出了一点小问题。解决之后,发现FIFO_clk相对于global_clk反不反相对于最终的结果都没什么影响

  • 2018-08-10
  • 发表了主题帖: signaltap II综合assign语句的问题

    直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用,在用signaltap II仿真的时候,看不到clk_out的波形(一直为低电平)。请问一下,这是什么原因?

  • 2018-08-08
  • 回复了主题帖: 同步fifo的读写使能问题

    coyoo 发表于 2018-8-8 11:10 根据你的图是可以的,但是你的写使能如何确保一直是严格遵守这种时序呢?所以还是建议反相后将写使能和写数 ...
    来一个数据,我会生成一个global-clk周期的高电平,然后把这个数据写到fifo里面去的时候,就根据这个高电平来产生一个时钟周期的写使能。

  • 回复了主题帖: 同步fifo的读写使能问题

    coyoo 发表于 2018-8-8 11:10 根据你的图是可以的,但是你的写使能如何确保一直是严格遵守这种时序呢?所以还是建议反相后将写使能和写数 ...
    利用D触发器来同步?

  • 发表了主题帖: 同步fifo的读写使能问题

    如图,我的写fifo是间断的一个一个写进去的,写使能高电平是一个global_clk。可以把FIFO_clk反相一下吗?(图是在网上下载的,借图说话)

  • 2018-07-17
  • 回复了主题帖: 有关FPGA配置的问题

    coyoo 发表于 2018-7-16 09:29 未用引脚设置成输入三态是一个比较安全的设置。FPGA的外围电路很灵活,有的时候设计之初可能会将FPGA未用的 ...
    意思是FPGA输出表现为高电平,与外界的GND连接起来?

  • 2018-07-12
  • 回复了主题帖: 有关FPGA配置的问题

    wsmysyn 发表于 2018-7-12 10:58 就和其他普通IO一样的用法。。没有区别;直接在pin planner里做分配就好了 我之前刚好用过nCEO那个脚 ...
    了解。

  • 点评了资料: 《从零开始走进ov7670世界》 韩彬 Bingo

  • 回复了主题帖: 有关FPGA配置的问题

    wsmysyn 发表于 2018-7-12 09:33 第二个,看需求。。如果想要当做普通IO用就需要设置use as regular IO 如果不设置,但是你还把他当做普 ...
    这些引脚当做普通IO的话,怎么用呢?能举个例子吗?谢啦

  • 回复了主题帖: 有关FPGA配置的问题

    bioger 发表于 2018-7-12 08:02 图一  设置成输入三态 图二  不成全部设置成通用IO的,还是得正常设置的
    第一个的“三态输入输入”,“三态输入加弱上拉”。是不是取决于IC内部的电路? 第二个是要设置成通用IO?

  • 2018-07-11
  • 发表了主题帖: 有关FPGA配置的问题

    如图一中,unused pin是配置为“三态输入输入”,还是“三态输入加弱上拉”。 图二中,为什么要把这些dual_purpose_pin设置为“use as regular IO”.他们可是专用的引脚的啊

  • 2018-07-06
  • 回复了主题帖: AD16铺铜的问题

    qwqwqw2088 发表于 2018-7-6 10:39 没用AD16, 检查一下铺铜规则是不是有多种间距,删除不用的间距设置 其他版本一般系统默认的普通间距就是 ...
    已了解,一个是焊盘扩充间距(图中10mil),一个是铺铜间距(图中8mil)。焊盘扩充间距规则是在rule--plane---polygon connect---air gap width那里修改。铺铜间距是在clearance那里修改(具体操作可百度“AD16建立铺铜间距规则”)

  • 回复了主题帖: AD16铺铜的问题

    已了解,一个是焊盘扩充间距(图中10mil),一个是铺铜间距(图中8mil)。焊盘扩充间距规则是在rule--plane---polygon connect---air gap width那里修改。铺铜间距是在clearance那里修改(具体操作可自行百度“AD16建立铺铜间距规则”)

  • 回复了主题帖: AD16铺铜的问题

    qwqwqw2088 发表于 2018-7-6 10:39 没用AD16, 检查一下铺铜规则是不是有多种间距,删除不用的间距设置 其他版本一般系统默认的普通间距就是 ...
    已了解,一个是焊盘扩充间距(图中10mil),一个是铺铜间距(图中8mil)。焊盘扩充间距规则是在rule--plane---polygon connect---air gap width那里修改。铺铜间距是在clearance那里修改(具体操作https://blog.csdn.net/bestBT/article/details/54934013)

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