flying~

  • 2018-10-17
  • 发表了主题帖: ddr3初始化失败

    ddr初始化local_cal_fail为高,开始发现pll时钟没有锁住pll_lock一直为低,用函数信号发生器产生了一个稳定的时钟接上去。时钟锁住了,但是初始化还是失败,拿signaltop引入ddr信号调试,发现mem_rst_n一直没有信号。而官方仿真是有信号的。    如图所示,黄色信号在初始化成功前是有拉低然后置高的。这个信号是FPGA中ddr控制器输出给ddr3的。目前感觉是控制器的问题。但是能改的东西实在有限啊,除了时钟就是复位,我还能改什么?????  IP参数也看不出有什么能改动的,即使改也不应该影响这个复位啊。感觉没救了:Sad: 网上有看到说复位延时1000clk的,纳闷,我这个采用的是周期性复位,按理说也不会有啥问题啊

  • 2018-10-10
  • 发表了主题帖: DDR3初始化失败 校验失败

    altera cycloneV ddr3初始化  校验失败(local_cal_fail为高)往哪方面找原因呀?  工程是官方例程改的,就改了器件型号、分配了引脚。下载下去后local_cal_fail为高。 配置如图。 引脚一个一个配的,并检查了一遍,没有问题。相关电平与阻抗通过tcl配置好的,编译后没有问题。复位是软件复位,8秒一个。我是非常纳闷为啥板子上也不搞一个硬件复位按键{:1_98:}。 求大神指点一下,之前用的硬核连布线都过不了,说是pll有什么问题。后面改用软核,初始化一直有问题

  • 2018-10-09
  • 发表了主题帖: altera DDR3 ip调用综合pll配置失败

    altera cyclonev调用ddr3 ip。折腾了好长时间,结果还是不对,软件告诉我pll不对,实际上这个pll是ddrip内部的。一直到不到原因,求指导:Cry:,搞不出来压力好大。pll有6个,就用了1个而已。找不到是什么原因导致的。综合能过,就是不能place&route。时钟输入引脚位N9,是clk_p时钟引脚。按理说是没有什么问题的。还发现将此引脚分配去掉后就不会报错。具体错误如下: Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 fractional PLL(s))         Error (175020): Illegal constraint of fractional PLL that is part of DDR3 SDRAM Controller with UniPHY ddr3 to the region (0, 0) to (0, 8): no valid locations in region                 Info (14596): Information about the failing component:                         Info (175028): The fractional PLL name: ddr3:u3_ddr3|ddr3_0002:ddr3_inst|ddr3_pll0:pll0|pll1~FRACTIONAL_PLL                 Info (175013): The fractional PLL is constrained to the region (0, 0) to (0, 8) due to related logic                         Info (175015): The I/O pad mem_dm[0] is constrained to the location PIN_AB18 due to: User Location Constraints (PIN_AB18)                         Info (14709): The constrained I/O pad is driven by a DLL, which is driven by this fractional PLL                 Error (11238): Node is not compatible with other nodes placed at the same location either because there are too few available fractional PLL locations, or the nodes have different inputs, parameters, or both.                         Error (11239): Could not merge with previously placed fractional PLLs at location FRACTIONALPLL_X0_Y1_N0                                 Info (11237): Already placed at this location: fractional PLL PLL:U_PLL|PLL_0002:pll_inst|altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL                                         Info (175013): The fractional PLL is constrained to the region (0, 0) to (0, 8) due to related logic                                                 Info (175015): The I/O pad mem_dm[0] is constrained to the location PIN_AB18 due to: User Location Constraints (PIN_AB18)                                                 Info (14709): The constrained I/O pad is driven by a DLL, which is driven by a fractional PLL, which is driven by a pin, which drives this fractional PLL 官方例程用的型号和我工程型号不一样,官方的(Cyclone V:5CGX****)可以编译通过,改成我的型号(Cyclone V: 5CEFA5F23I7)就不行了。:Cry:

  • 2018-10-08
  • 回复了主题帖: Cyclone V 器件DDR的 oct_rzqin管脚如果没有接100欧姆电阻,会影响DDR工作吗?

    目前解决了吗?这个怎么处理呢?

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