yvonneGan

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深圳市一博科技股份有限公司

  • 2023-01-10
  • 发表了主题帖: “一秒”读懂串扰对信号传输时延的影响

    在前几期的文章“为什么DDR走线要走同组同层?”中,我们了解了信号在传输线上的传输速度以及微带线与带状线传输的时延差异。同时也有很多热情的网友对影响传输线时延情况给出了各自的见解,比如串扰,绕线,过孔,跨分割等等。本期我们就以不同模态下的串扰对信号时延的影响继续通过理论分析和仿真验证的方式跟大家一起进行探讨。 在开始仿真之前我们先简单的了解一下什么是串扰以及串扰是怎么形成的。如下图所示,当有信号传输的走线和相邻走之间间距较近时,有信号传输的走线会在相邻走线上引起噪声,这种现象称为串扰。 串扰形成的根本原因在于相邻走线之间存在耦合,如下图所示: 当信号在一走线上传输时,一部分能量会通过电场容性耦合和磁场感性耦合到相邻走线上,从而引起串扰噪声,并以耦合后产生串扰噪声方向的不同区分为近端串扰(VNEXT)和远端串扰(VFEXT)。如下图所示,以微带线为例,当传输信号为正跳变向前传输时,近端串扰会产生一个正跳变脉冲的串扰噪声,远端串扰则会产生一个负跳变脉冲的串扰噪声。而对于内层走线的串扰与微带线有所不同,内层走线的远端串扰几乎为0,这里关于串扰的详细机理就不再多做介绍了,感兴趣的朋友可以查找相关的资料进行更深入的了解。 下面我们利用Sigrity中Sigrity Topology Explorer进行仿真验证。为了更好的体现不同模态下走线串扰对信号传输时延的影响,如下图所示,这里模拟了三条线长1000mil的相邻微带线A,B,C进行仿真。 其中,A和C作为干扰源信号,B作为被干扰信号,仿真验证对比下面三种工作状态下被干扰信号B的时延情况: (1)no_crosstalk: A和C中没有信号; (2)even_crosstalk: A和C与B同相; (3)odd_crosstalk: A和C与B反相;  搭建仿真链路如下图所示: 叠层设置如下图所示,其中线宽:5mil;线距:5mil。 仿真结果: even_crosstalk偶模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延慢了约10.9ps; odd_crosstalk奇模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延快了约9.6ps。 那是什么造成这种传输的时延差异呢?相信大家心里已经有了答案,正是串扰造成的。这里我们根据前面对串扰的了解来进行分析造成该差异的原因。以没有串扰no_crosstalk的工作状态时延为参考,当信号处于even_crosstalk偶模工作状态时,干扰信号与被干扰信号同相跳变,使得干扰信号产生在被干扰信号上的远端串扰噪声与被干扰信号跳变方向相反,并叠加在被干扰信号上,致使被干扰信号的边沿跳变延迟到达,而当信号处于odd_crosstalk奇模工作状态时则与此相反,干扰信号产生在被干扰信号上的远端串扰噪声与被干扰信号跳变方向相同,并叠加在被干扰信号上,致使被干扰信号的边沿跳变提前到达。 从上面的仿真验证,我们知道串扰会影响信号的时延,那么我们该如何避免或减小这种影响呢?这里小编趁此机会又继续做了如下几种情况下的仿真验证: (1)其他条件不变,走线间距改成10mil,仿真结果如下图所示: even_crosstalk偶模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延慢了约7.7ps; odd_crosstalk奇模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延快了约7.6ps。 (2)其他条件不变,走线间距改成15mil,仿真结果如下图所示: even_crosstalk偶模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延慢了约5.5ps; odd_crosstalk奇模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延快了约5.4ps。 (3)其他条件不变,走线长度改成500mil,仿真结果如下图所示: even_crosstalk偶模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延慢了约8.2ps; odd_crosstalk奇模工作状态下信号的传输时延比没有串扰no_crosstalk的工作状态下信号的传输时延快了约7.1ps。 从上述仿真结果可知,对于相邻的微带线,拉开走线间距,可以减弱走线间电场和磁场的耦合,从而降低在被干扰信号上产生的远端串扰噪声,减小走线之间因串扰造成的时延差异;而减小走线的耦合长度,则可减小远端串扰噪声的积累,以减小走线之间因串扰造成的时延差异。 另外对于带状线而言,远端串扰近似为0,意味着远端串扰几乎不会对走线在内层信号时延有影响,需要关注的只是传输方向相反的信号之间的近端串扰对信号造成的时延影响,因此走线在内层可以减小走线之间因远端串扰造成的时延差异。   问题来了 在绕线等长设计中,如DDR等长中的蛇形绕线又是如何影响信号传输的时延的?

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  • 2022-12-28
  • 发表了主题帖: ODT在手,DDR5布线可以任性走?

    作者:一博科技高速先生成员  姜杰 ODT是On Die Termination的缩写,又叫片内端接,顾名思义,就是把端接电阻放在了芯片内部。作为一种端接,ODT可以减小反射,对信号质量的改善显而易见,SI攻城狮很喜欢;作为一种片内端接,由于去掉了PCB上的终端电阻,大大的简化了设计,Layout攻城狮很钟意;作为一种可以灵活配置的片内端接,硬件攻城狮也爱不释手。总而言之,喜大普奔。 早在DDR2时代,数据信号就有了ODT功能,随着信号速率的提升和负载数量的增加,大家发现地址、控制和时钟(简称CAC)信号更需要这个功能,于是,又都在期待CAC信号的ODT功能什么时候能安排上,这一等就等了三代。 终于,DDR5 CAC信号的ODT闪亮登场! 我猜最激动还是Layout攻城狮:DDR5的CAC信号有了ODT功能,PCB布线约束可以放宽松了吗?毕竟,哪里信号质量差就可以端接哪里,So easy。 带着这个问题,开始我们今天的研究。先熟悉一下仿真对象:DDR5地址信号,走线为Flyby拓扑,一驱五,信号速率2800Mbps。 ODT的设置选项如下,分别是ODT off、40欧姆ODT、60欧姆ODT、80欧姆ODT、240欧姆ODT和480欧姆ODT。 不管是否心存侥幸,还是先看看没有端接(ODT off)的地址信号波形(按照DDR由近及远的顺序,器件位号依次是U1、U2、U3、U4、U5): 不出所料,信号质量果然差。为了看的更清楚,我们把近端U1的信号波形和眼图单独拿出来,简直差到没眼看。 是时候展示ODT的作用了,既然所有的DDR信号质量都这么差,那就上点狠活,把所有的DDR都配置40欧姆ODT,让我们拭目以待。 哦豁,除了近端的两个DDR信号质量改善较大,其它DDR的信号质量似乎并未达到预期的效果。高速先生陷入了沉思,难道是ODT阻值选择有问题?试试所有ODT均为480欧姆。 不行,再试试ODT从U1到U5逐个递增,依次为ODT40\ODT60\ODT80\ODT240\ODT480 还是不行,再试试ODT从U1到U5逐个递减,依次ODT480\ODT240\ODT80\ODT60\ODT40 信号有优化,但还是不理想。回到我们熟悉的老套路,仅末端的U5设置ODT40,同时,其它DDR选择ODT off。可以发现,各DDR的信号质量均有较大的改善,也都能满足协议要求了。 看到这里,对于DDR5的CAC信号能否任性走线的问题,想必大家都已经有了判断:答案是否定的。ODT确实可以改善信号质量,但不是万能的。正所谓随心所欲不逾矩,该遵守的布线规则还是要老实遵守,毕竟,DDR5的CA信号速率已经到了3200Mbps,甚至有可能更高,更何况还要应对一驱多的复杂拓扑。 问题来了 本案例中的一驱五DDR地址信号,为何每个颗粒都设置了端接的信号质量,反倒不如仅设置末端端接的好?

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  • 2022-12-21
  • 发表了主题帖: 电容这段走线影响这么大?

    本帖最后由 yvonneGan 于 2022-12-21 15:24 编辑 公众号:高速先生 作者:李远恒   一日,来了一个电源仿真项目,雷工像往常一样熟练的打开了PCB文件,先是例行查板。不查不要紧,一查还真有问题,话不多说直接上图:   定睛一看,这不就是一个普普通通的BGA嘛,能有啥问题,但我要告诉你截图时同时打开了TOP面和BOT面,是不是就发现了问题了,是的,BOT面一个电容也没有,电容全部摆放在BGA的周围,这样的话,小容值的去耦电容由于距离BGA电源pin过孔很远,效果就会减弱甚至是没有,对PDN阻抗的影响会比较大。雷工立马反馈了修改意见,同时也想仿真一下,与理论相结合,仿真结果如下: 仿真结果与猜想一致,例如1uF这类小电容完全没起作用,故其谐振点并未体现在PDN阻抗曲线上面。Layout工程师很快就将小电容修改到BAG下方,雷工拿到PCB文件再次导入仿真软件进行验证,结果却令人大吃一惊,居然与前仿电容位于BGA管脚下方的结果有较大出入: 雷工心想,难道是之前仿真出错了?随即查看PCB,看能否找到原因,发现之前仿真的电容位置与实际PCB电容摆放的位置有细微的差异,对比图如下: 由于是盲埋孔设计,雷工仿真时直接把焊盘放到了过孔上,实际电容布局却引入了一小段3mil左右的走线,心想难道是这段走线引起的差异??? 根据电容频率公式: 实际电容的谐振频率与电感L(此处L包括电容寄生电感以及回路电感)和容值有关, L越大,则谐振频率越小。结合此处情况,就是电容PIN到过孔走线变长,引起回路电感变大,但这3mil的长度在整个回路当中占比很小,几乎对谐振频率无影响才对,反观上述对比图,明显电容谐振点趋向高频,与该处理论冲突,故雷工就放弃了这个猜想。   电容谐振点阻抗变小,莫非是电容模型的问题?继续检查仿真的工程文件,原来是因为更新导入PCB文件时,没有保留原设置,导致1uF电容变成了理想电容,这样就相当于没有考虑电容本身寄生参数的影响,从而导致结果差异比较大,重新添加正确的电容模型,结果与之前仿真一致,雷工悬着的心终于落了地。   关于理想电容与实际电容可查阅上周高速先生文章孙工有做解释:   性能逆天的这种电容,你见过吗?   同时,雷工继续用仿真软件搭建理想电容与实际电容链路,进行简单的对比验证以加深印象: 结果对比图如下: 仿真结果与理论相吻合。

  • 2022-12-14
  • 发表了主题帖: 封装基板出厂100欧姆,测试85欧姆?

    作者:一博科技高速先生成员  陈亮   封装基板(Package Substrate)是半导体芯片的载体。为芯片提供连接、保护、支撑、散热、组装等功效,以实现多引脚化,缩小产品体积、改善电性能及散热性、多芯片模块化等。我们生活中看到的芯片基本都是已经装载在封装基板上了,且基本都有外壳保护,只有一小部分会使用chip on board工艺直接实装在PCB板上。 可能有小伙伴就要问了,我是做设计或者仿真的,有必要知道芯片用什么封装外壳吗?对此我只想说:‘肥肠’有必要哇! 不光你不信,雷豹也不信。   测试@来福:雷豹,芯片上走在表层的100欧姆高速信号,只有85欧姆,你个扑街是不是设计错了?   设计@雷豹:表层高速信号都检查过,都是100欧姆莫问题啊,是不是常威那个扑街加工错了?   板厂@常威:靓仔,饭可以乱吃,话不能乱讲,要用事实说话,我这边阻抗测试是很好的喔,你们不信就测试下备份的光板。   测试@来福:光板表层阻抗真的是100欧姆,封装之后怎么就只有85欧姆了,我们去找包龙星问问。   仿真@包龙星:芯片使用了树脂填充0.5MM的外壳,封装基板表层的微带线的状态发生改变,应该用嵌入式微带线模型引入外壳材料参数计算阻抗,不同的外壳材料和外壳结构会不同程度的影响传输线的性能。不提前考虑外壳对阻抗的影响,封装填充之后阻抗恶化也不意外。   外壳的影响大致可以分以下三大类。 (1):GPU芯片、移动端的CPU等无外壳保护芯片,表层微带线阻抗不会有影响。   (2):保护DIE或金线的树脂外壳,应用十分广泛,大致模拟树脂填充的wost case情况是相比无外壳状态差分阻抗降低15欧姆左右。   (3):保护DIE或金线并兼具散热的金属外壳。常见于桌面级、服务器级CPU芯片以及FPGA芯片等散热要求较高的芯片。大致模拟常规形制的金属外壳。wost case情况是相比无外壳状态差分阻抗降低2欧姆左右。     所以在设计和制板阶段就要考虑封装外壳对表层信号的影响:   1、根据填充材料属性和填充结构,提前模拟填充后的走线阻抗,获取外壳对阻抗的影响,设计和制板均需要加上这个影响,只有这样在芯片焊接和填充外壳之后的阻抗才会达到预期值。   2、使用金属外壳需要注意外壳粘接位置不要配置信号。如果是内置RF模块的芯片或者SIP不建议使用金属外壳。

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  • 发表了主题帖: 性能逆天的这种电容,你见过吗?

    作者:一博科技高速先生成员 孙小兵   我们都知道,理想状态下电容的阻抗是随频率的增加而逐渐减小的。但在实际运用中,由于电容器存在等效电感(ESL)以及在电路板上存在一定的安装电感,当频率上升到一个特定值后电容的阻抗将不再减小,反而是逐渐增加的趋势变化。这个特定频率就是电容的自谐振频率。在谐振频率之前,电容器呈现容性特征,在谐振频率之后,电容器将呈现感性特征。   实际电容的特性阻抗表示公式为:   寄生电感存在,影响了电容器在高频段的滤波特性。而三端子电容可以通过其独特的结构优势从而改善寄生电感的影响,从而使得电容器在高频段的滤波特性得到改善。   三端子片状多层陶瓷电容器的结构如下图所示。在电容器的两头为贯通电极,两边接地,每层中间为电介质,贯通电极与接地电极交互层叠,从而形成类似于穿心电容器的结构。贯通电极的少量残留电感可以起到类似于T型滤波器的电感作用,因此可减小寄生电感的影响。此外,由于接地端连接距离较短,因此该部分的电感也非常微小。并且,由于接地端连接两端,因此呈并联连接状态,电感也将降低一半。   以下是三端子电容的原理图封装和C0603型及C0402型封装。其中1、3引脚为贯通电极,可以作为电源端,2、4引脚为GND电极。   下图是普通二端子陶瓷电容和三端子陶瓷电容的插入损耗性能对比。单从两种电容自身的特性来看,它们的电容量相同,因此在低频范围内特性相同。但二端子电容器损耗最低点在10MHz频点附件,在频率超过10MHz后性能便开始下降。而三端子电容器在超过30MHz后才出现性能下降。故三端子电容器的高频特性更好,有效滤波的频带范围更宽泛,适用于需要去除高频噪声干扰的case。   三端子电容优势一:低ESL。由于三端子电容存在两个贯通电极和两个地极,电流通过电容的距离较短,并且可以有4个电流滤波通路,这种结构使得三端子电容的ESL较低,自谐振频率点更高,且高频衰减特性更好。同时通过加粗、缩短高频电路路径可实现更低的ESL特性。   优势二:减少电容数量。使用低ESL电容器,可维持与二端子电容器相同功能。同时可以得到更好的高频特性。如下图几种电容特性阻抗图,红色是单个0.1uF普通电容的阻抗曲线,青色是单个1uF普通电容的阻抗曲线,绿色是单个1uF的三端子电容的阻抗曲线,蓝色是10个0.1uF的普通电容的阻抗曲线,可以看到单个1uF的三端子电容和10个0.1uF的普通电容在低频段和高频段的阻抗特性曲线是一样的。这说明使用三端子电容可以替换更多数量的二端子电容并达到相同的滤波效果。   这里也告诉大家一个好消息,村田已开发出了汽车用1005M(C0402)尺寸电容器中的4.3µF超大静电容量3端子多层陶瓷电容器“NFM15HC435D0E3”,并且已经开始量产。相信在不久的将来就能面向市场运用。

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  • 2022-12-01
  • 发表了主题帖: PCB信号仿真之为什么DDR走线要同组同层?

    作者:一博科技高速先生成员  刘春   随着信号速率的不断提高,对信号时序的要求也越来越严格。在PCB设计中,我们等长的最终目的都是为了等时,以满足信号的时序要求。因此,需要我们对信号在传输线上的时延有一定的了解,下面小编将会通过理论分析和利用SIGRITY软件进行仿真验证跟大家一起深入的了解信号在传输线上的时延情况。 时延   这里指的是传输线上的时延,即信号在通过整个传输线所用的时间。   信号的传输速度   从时延的描述上,不难发现必然还会存在两个不可或缺的量,哈哈,不用说相信大家已经知道了,那就是信号的传输速度和传输线的长度。长度这里自不必说,这里我们需要重点关注的是信号的传输速度。当信号在传输线上传输时,其速度就取决于信号传输线在其周围介电特性环境中电场和磁场建立的速度。可用如下关系式描述: 而真空中光速表示为: 因为几乎所有非铁磁性材料相对磁导率都为1,所以介质中信号的速度可简化为: 到这里,想必大家都发现了,我们常常听到的信号在传输线中的传输速度可以用6mil/ps来估算的原因了吧。因为大多数板材聚合物的介电常数都在4左右,通过上述简化后的关系式可轻松得出信号在传输线上的大致传输速度,约6mil/ps。   从上面的关系式,我们还可以知道板材的介电常数是决定信号传输速度的主要因素,介质的介电常数越大,信号的传输速度越慢,反之则越快。在知道了信号的传输速度之后,那我们传输线的时延自然也就知道了哈。时延计算可用如下关系式表示: 其中,TD表示信号在传输线上的时延,Len表示传输线的长度,v表示信号的传输速度。   通过上面的信息,相信大家对信号的传输都有了一定的了解了,下面我们利用Sigrity当中的Sigrity Topology Explorer套件来进行仿真验证,跟大家一起进一步加深对传输线时延的了解。   微带线与带状线   创建的微带线与带状线简易传输链路模型如下图所示: 对微带线与带状线仿真参数进行设置,这里为了便于对比分析,将介质DK设为4,传输线线长设为1inch。   微带线参数设置: 带状线参数设置: 在设置完参数信息后,还可以查看生成的传输线信息,相信细心的朋友已经发现了,在生成的传输线信息中就包含了传输线单位长度的时延信息,那这里我们是不是可以验证一下软件的时延是不是与我们前面的公式计算相吻合呢?为了计算方便,这里我们以带状线为例,由上图可知带状线的时延为6671.28ps/m,换算后约169.45 ps/inch,公式计算结果169.49ps/inch,结果非常接近。完成模型及参数设置后得到的仿真结果如下图所示: 在上图微带线和带状线的仿真结果对比可以发现,两者到达接收器的时间相差了约12.5ps,可知微带线传输速度比带状线的传输速度要快,那是什么原因导致的呢?相信大家已经有了答案了。   根据前面传输速度公式可知介电常数是决定信号传输速度的主要因素,介质的介电常数越大,信号的传输速度越慢,反之则越快。微带线的一面有参考层一面没有参考层,在没有参考一面是绿油和空气,其中空气的介电常数接近似为1,导致微带线的周围环境整体的有效介电常数低于4,使得微带线的传输速度比带状线的传输速度更快。   前面已经对比过软件得出的时延与我们公式计算的时延结果相吻合,那这里也可以从生成传输线单位长度的时延信息去与我们的仿真结果做一个验证,看看两者的结果是否同样吻合。   从上面生成传输线单位长度的时延信息中我们知道了微带线的单位长度时延是6168.09ps/m,带状线的单位长度时延是6671.28ps/m,换算后微带线的单位长度时延是156.67  ps/inch,带状线的单位长度时延是169.45ps/inch,两者相差12.78ps,与仿真结果的12.5ps相吻合。   上述,我们通过理论和仿真的验证分析,知道了在线长相等的情况下微带线和带状线会存在时延差异以及导致差异的原因,那在布线设计中,对于一些速率较高,时序要求严格的信号,如DDR的数据信号,建议采用同组同层进行布线的原因之一正是如此。

  • 发表了主题帖: PCB设计仿真之探讨源端串联端接

    作者:一博科技高速先生成员  孙宜文 上期高速线生简单介绍了反射原理也提到了源端串联端接,笔者借此篇文章再深入探讨下,本文使用Sigrity Topology Explorer 17.4仿真软件。 搭建一个简单的电路模型,给一个上升沿和下降沿均为0.5ns的脉冲波形,电压跳变为0V-2V-0V,高电平持续时间为10ns,假定芯片内部驱动17ohm,路径中传输线的时延为1ns,一起看下这个链路的接收端和发送端波形:   仿真结果: 传输线阻抗50ohm,通道末端开路。实际电路在工作的时候,末端通常是高阻状态,也就是和开路差不多。信号到达末端全反射,每个时间阶段观测点的电压值这里就不做解释了,感兴趣的读者可以结合反射系数计算。   负载端接收到信号过冲很大,当在靠近源端的地方加上33ohm的电阻后仿真结果如下:                                                                                               源端阻抗得到匹配   接下来我们用实际情况做例子,模拟一个33Mbps的local bus信号,发现无端接时候的信号波形,只有一点小小的过冲,是一个还不错的信号波形。 但我们把速率调到200Mbps,大概是DDR1的速率,发现不端接会有很大的过冲。 看来随着速率的提高,阻抗不匹配的链路中,源端串联还是有必要的。那么我们该如何判断何时需要端接? 这里和信号的上升时间Tr及传输线延时TD有关,下面有个经验公式可提供参考:                                                                                                                                                                                                       TD=20%Tr   我们来验证下公式,拿刚才的示例继续仿真,调整参数,上升时间是0.5ns,传输线延时是1ns,递减传输线延时,从1ns逐渐减小至0.1ns(20%Tr),观察负载端的信号质量。 看起来,Tr减小到0.1ns的时候,反射噪声约为12%,不同的结构,不同的信号要求不同,具体看信号能容忍多大的噪声,仅作为快速定位的经验参考。另外需要注意串阻需要尽量靠近源端,不然会引起多次反射,降低端接效果,甚至导致信号更差,来看下不同位置的串阻带来的影响。 文末总结下源端串联端接的优点:   源端串联通过靠近芯片发送端串联电阻,使得该串联电阻与芯片的内阻之和尽量与传输线阻抗一致。该端接简单功耗小,不会给驱动器带来额外的直流负载,只需要一个电阻就可以抑制驱动端到负载端的二次反射,常适用于点对点的拓扑上。

  • 发表了主题帖: 实例解析传输线损耗

       作者:一博科技高速先生成员  刘为霞        随着信号速率的提升和系统越来越复杂,传输线已经不是当年的样子,想怎么设计就怎么设计了。现在板子一大,线长轻轻松松上10inch,可能还会跨个背板,经过几个连接器,这样的情况,传输线的损耗就是我们设计中不得不考虑的问题了,不然的话,可能分分钟就翻车了。           那么影响损耗的因素有哪些呢?有哪些又是我们在设计中可以控制的呢?相邻线的串扰,阻抗不匹配,辐射等等因素都可能对损耗造成影响,这些也都可以从设计层面进行优化,尽量减小影响。还有一个最关键的损耗来源,就是我们的传输线不是理想传输线,是有损传输线,本身造成的损耗才是最主要的。下面我们通过一对差分线的仿真来具体说说怎么通过设计来控制损耗。          一般的传输线损耗分为两个部分,一个部分是介质损耗,一个部分是导体损耗。介质损耗的话,主要是板材参数的影响。导体损耗,主要是本身传导损耗,趋肤效应和表面粗糙度。下面两张图是仿真传输线模型时需要设置的参数,这次我们选择的是内层差分线做演示。需要在这个界面编辑线宽,间距,铜厚,以及到参考层的介质厚度等参数,编辑完成后,点击OK即可。             编辑完差分线的参数后,界面就如下图所示。在这个界面,我们可以编辑材料介电常数,损耗因子,铜箔粗糙度,蚀刻因子等参数。             再设置好长度,就可以仿真得到下面的插损曲线了。           上面看到的是传输线的整体的损耗,下面我们看下介质损耗和导体损耗在FR4板材和目前的层叠情况下的一个比例情况,后续就可以比较方便去调整参数减小损耗了。  

  • 2022-11-10
  • 发表了日志: PCB设计之实例解析传输线损耗

  • 2022-11-02
  • 发表了主题帖: 新话题来啦!仿真与理论的完美结合---开篇

    作者:一博科技高速先生成员 黄刚 高速先生其实想写这个话题很久了,因为每年高速先生无论是在研讨会上还是客户现场,又或者是高速先生文章和客户的互动中,都有很多朋友希望高速先生多介绍一些和仿真相关的知识,问得最多的问题之一就是“你们是用什么软件进行仿真的啊?”,高速先生是一直都把粉丝的需求记在心上的哈,这个话题虽然总总总会迟到,但是不会缺席哈!   高速先生决定在这个时候开展这个话题主要基于几方面的原因哈:一是一直关注高速先生文章的老铁们都知道,我们已经很久很久没有做过系列的文章了,这几年的文章内容都相对杂乱,内容虽然精彩但是却不够系统,因此我们的每期小册子出得相当有难度;二是写仿真相关的话题需要涉及到仿真软件,就像这个系列一样,我们都会一直使用cadence的仿真软件来写,因此在每篇文章中可能都需要用到这个套件的其中一个功能,因此对高速先生来说也是一种温故知新的机会哈;第三肯定就是时间和人力啦,高速先生团队其实一直都处于忙碌的状态,只不过最近新加入了不少小伙伴,然后他们也在学习仿真技术中,因此才利用这个机会分享这个系列,话题的内容会比较适合大众的硬件工程师、PCB工程师、测试工程师以及刚入门的SI工程师哈!因此高速先生觉得现在就是开启这个话题的最好时机了!作为开篇,高速先生先简单的介绍下这个系列话题希望分享给朋友们什么东西。   首先SI理论永远是入门这个行业的“内功心法”,但是却令不少朋友望而却步,因为上面的理论其实都不那么容易懂,夹杂着公式、算法、理论于一体,不能靠死记硬背,更需要融会贯通,最好是能够形象的量化出来。例如高速先生举一个入门级的例子---传输线反射理论。   如上所示,我们发送一个0到1的阶跃信号,链路上首先经过50欧姆的串阻,然后遇到100欧姆的一定长度的传输线,负载是一个高阻的950欧姆电阻,问在负载端的电压会怎么实时变化?当然很多人的第一反应是“不就是50欧姆和950欧姆分压,不就是0.95V吗?”当然这个答案是对的,但是放在我们高速信号来说,他又不全对,因为它只是最后稳态的时候才是0.95V,前面很短时间(ns级别)时一直在变化! 去求解这道题需要用什么SI理论?我们可以告诉你用的是反射的理论,阻抗遇到不匹配的节点时会反射,反射会出现反射系数和传输系数,通过几个电路公式的推导,就能够得到反射系数和传输系数的算法。   这个时候你就可以开始解这道题了,其中我们高速先生的小伙伴在初学的时候一定会画过这么一张“反弹图”来手写算出来,草稿就是下面这样子。一顿操作猛如虎,结果都还没算到反射五(第五次反射的值)。   难,理论是真的难,通过人工的方式量化出结果来更难,这个时候大家就会遇到了第二个难点了,想通过仿真解决但是仿真软件该怎么使用,怎么通过精确的搭建仿真模型来得出人工难以算出的结果。还是上面那道题,如果我们会搭建这么一个仿真链路的话,那出结果也就是几秒的事情了。   这个时候我们只需要做一个时域的仿真,就可以获得在负载端的结果,如下所示:   可以看到在若干次之后已经不断的逼近我们一开始的答案0.95V了,但是对于高速先生,前面的波动才是我们需要去关注的。。。 最后一个问题,仿真能解决什么实际问题呢?同样还是以上面的这个反射理论来举例子,我们遇到过某个网口产品项目中,千兆网不能顺利的link上,主要定位到了CPU到PHY的这一组RGMII走线通道上,该走线通道中间串有串阻。   一开始电阻的选型为22欧姆,然后板子出现千兆网link不上的问题,我们经过波形测试后发现,波形在上下阈值判断的位置出现台阶,影响了接收端的判断。   我们通过搭建链路仿真,的确有仿真出测试点上有这样的一个台阶,并而在仿真时可以扫描这个22欧姆串阻的值,发现改为0欧姆之后台阶会往高低电平去移动,也就是会远离阈值的电平位置,于是建议客户换上0欧姆串阻试试,结果调试就能够成功link上千兆速率了。最后客户补充一个0欧姆串阻的测试结果,发现和仿真高度一致,台阶位置移动了,远离了阈值电平,判别没有问题了。   对,我们这系列的文章会以这样的形式来呈现给粉丝们,让SI理论更容易被大家理解,也让大家明白SI仿真的意义和重要性。高速先生初步规划会覆盖到包括传输线、反射端接、串扰这些基本理论的阐述,另外还包括一些与产品项目相关的理论,例如DDR方面、电源方面、高速串行方面、封装仿真设计方面等内容,当然也希望更多的覆盖到粉丝们的需求,大家可以在问题后面留言,告诉高速先生你们最期待的是哪方面内容,我们可以根据你们的需求随时调整哈,我们也会截取几条最有文采的留言,给予一份惊喜而美丽(简称精美)的小礼品哈!那开篇就讲到这里咯,敬请期待该系列后面的文章。

  • 2022-10-25
  • 发表了主题帖: 不改平面不加层,微调走线抬电平

    作者:一博科技高速先生成员  姜杰 设计组有个小伙子叫小博,入职刚满一年,今天收到了公司发来的暖心邮件。 他却高兴不起来,因为昨晚收到了一封电源仿真结果的邮件:自己独立接手的第一个设计任务,到了投板的节骨眼,直流压降有问题。 正可谓: 曾因压降夜难寐,犹为阻抗困愁城。 世间无限丹青手,一片忧心画不成。 小博一夜难眠,一大早就来求助高速先生。 看着小博急切又期待的眼神,高速先生认真查了下板,最后给出的建议是,问题不大,不改平面不加层,动动走线就能行。小博半信半疑…… 电源的直流压降,作为衡量电源性能的一个重要指标,用电芯片端的要求通常会以电压百分比的方式给出,例如下表的DDR5的VDD,直流压降要求为-3%~+6% 不过,越来越多的芯片手册直接对电源路径的直流电阻提出要求,以DCR(Direct Current Resistance)阻值的形式给出。 再来看看小博遇到的这个电源,电源电压0.85V,用电芯片端的压降要求:-1%~-+1%. 原设计文件的仿真结果如下:VRM输出916mV,到达用电芯片的电压为833mV,不满足压降要求。 此时,电源DCR为2.66mΩ。   按照高速先生的建议,微调走线后,用电芯片的电压增加至846mV。  结果竟然达标了!小博惊掉了下巴,这…… 电源DCR却保持不变,仍然是2.66mΩ 修改前后的电源通道完全没有变化,电源DCR均为2.66mΩ,可是用电芯片端的电压怎么就神奇的抬起来了呢?玄机就在电源输出的变化。 修改前,VRM输出916 mV。 修改后,VRM输出增加至929mV。 VRM输出电平抬高,电源路径压降不变,用电芯片端的电压可不就水涨船高嘛。 有经验的Layout攻城狮应该已经猜到了小博的问题出在哪了。   没错,由于经验不足,小博原设计的电压反馈点设置在了近端,太靠近VRM。 为了抬高VRM的输出电平,高速先生建议将反馈点调整至远端,修改后的版本如下,靠近了用电芯片: 仅通过调整VRM的电压反馈走线,不涉及电源平面和层叠的修改,就能让用电芯片的电压满足要求,简直是懒人福音,不过,前提是VRM有电压反馈的功能,而且,电压输出调整幅度也有一定的范围,不能任性。 与电压百分比的方式相比,有些芯片手册对电源DCR提出要求也有它的道理,它可以更加直接的反映电源通道本身的参数。作为电源通道的重要组成部分,电源平面可以视为方块电阻,而方块电阻的阻值与面积和厚度有关,因此,DCR的大小也与铜皮的有效面积和厚度有关系。 这里可以再做个仿真对比,说明DCR的变化对电源的影响。还是使用上面的仿真文件,为了简化问题,删除了电压反馈线,VRM输出电压将保持为0.85V,对比不同铜厚带来的变化。按照当前的电源平面和层叠设置,直流压降仿真结果如下:   因为通道没有变化,电源路径直流压降仍然是83mV,电源DCR也保持不变,2.66mΩ。 我们把电源平面的铜厚由1oz增加到2oz,其它不变,再来看看仿真结果:   由于电源平面的铜厚增加,电源DCR由2.66mΩ减小到2.48mΩ,直流压降也从83mV降低至76mV。由此可见,电源通道本身的优化确实可以减小DCR,进而改善压降。 经验丰富的攻城狮都知道,在单板设计后期改动电源通道耗时费力,因此根据压降和通流要求提前规划电源就显得格外重要。当然了,走弯路也是学习的一种方式,虽然效率不是最高的,但是,一定是记忆最深刻的,小博应该深有感触。

  • 2022-09-19
  • 发表了主题帖: 关于DDR4的绕等长,您想知道的这本书上都有

    作者:一博科技高速先生成员  肖勇超 对于DDR4的设计,相信攻城狮们经历过万千项目的历练,肯定是很得心应手,应该已经有自己的独门技巧了。比如选择合适的拓扑结构,信号同组同层,容性负载补偿,加上拉电阻等等。但是对于时序方面的控制,理论上只有一个办法——绕等长,速率越高的DDR4,等长控制越严格,从±100mil,到±50mil,甚至±5mil…… 一个平平无奇的日子,网红芬带着新合作的客户项目经理李工来找我,客户对我们做某FPGA DDR4设计要求有疑问,说我给的等长规则不对,为啥要按时间设置等长,以及他看到规则管理器的长度差很大,其中时钟和地址信号长度明显超过了手册spec要求,以前用P软件设计从来没有出现这样的问题。紧接着李工急促说道:“我们设计的DDR4项目本来就运行不到2400Mbps,找你们debug优化设计,就是信任你们的品牌,你们这样做设计让我感觉很不专业,我们项目很重要……”     某FPGA等长要求 对于李工个中艰辛自不必多说,我们相当明白他的痛点。我问道:“李工你们对于DDR4换层过孔的补偿在P软件是如何考量的?pin delay是怎样设置的?表层布线和内层布线长度一样,就是时序一样了吗?”李工当场就愣住了!   高速先生以前说过,等长从来都不是目的,DDRx系统要求的是等时,除了差分对内的等时是为了相位之外,绝大多数的等时都是为了时序!现在流行重要的事情说三遍:等时,等时,等时!那如何保证我们的DDR4 PCB设计是等时的呢?大致可以按照下面的操作步骤来。 做等长第一步是要设置准确的层叠参数,介质厚度和Dk。在设计过程中我们需要将设计层叠发送给板厂做加工层叠确认和备料。加工备料层叠如下图所示:    根据备料层叠按照材料手册来设置相关的介质厚度和Dk/Df参数:      点击Setup菜单栏下方-Materials,即可以打开allegro自带的材料参数表,由于我们使用M6-G材料需要自定义增加相关材料参数,选中表格点击右键即可增加自定义的材料参数。     自定义一个自己使用习惯的名字,既可设置不同频率下的Dk/Df,也可设置不同温度下的Dk/Df,相关数据设置如下所示:     设置好材料参数之后,就可以打开层叠将相关参数设置好,这样我们对于层叠部分的设置就基本完成了,如下所示:     接着就可以导入Pin delay和设置等长规则了,我们的网红芬就是按照上述操作设置的相关规则。对于相关操作大家感兴趣的也可以参考我们和cadence联合最新出版的红宝书《Cadence印制电路板设计--Allegro PCB Editor设计指南》(第3版)。对,就是下图这本。      对于已经拥有第一/二版本红宝书的小伙伴们可以查阅之前的书籍设置或者查看高速先生刘大侠之前写的cadence等长规则设置,设置规则反正就是左键不行用右键,调皮偷懒就来Skill啦! 说了这么多我们是不是该结束了?不要太年轻,我们还要开Z轴延时,一般人我还不轻易告诉他。       记得打开勾选上它。 按照上面的操作来做等长是不是可以更准一点,给DDR4系统留取更多的裕量呢?由于李工的项目最根本原因不是等长,而是由于他使用了多颗粒双die DDR4表底贴设计,阻抗和拓扑结构优化不到位导致(这种设计在我司的定位难度级别最高),为了让他安心,我们直接仿真对比了他原始设计版本和经过网红芬优化设计后版本的近端颗粒的眼图,如下所示:           看到仿真验证数据,李工终于面露笑容,后续正常加工制造了,两个月后我问李工测试如何,他说一切正常。 至此我们的等长设置正式完毕。    

  • 2022-09-05
  • 发表了主题帖: 昔日红极一时,如今重出江湖,这种按键位要怎么设计

    一个转身夏天就成了故事,一个回首秋天就成了最美的风景。 有人说夏天未完的待续,都将在秋天完成,这也包括PCB。 林如烟手上一PCB设计,历经客户多次修改,断断续续,终于杀青了。 林如烟长出一口气,兴冲冲的把PCB投出去做DFM审核,盛夏剩下的东西,终于要在秋天结束了。 个中艰辛自不必多说,人间不值得深究,快乐要及时享受。 “风油精苦咖啡,妹子移线到天明。 哥哥你不是个人,你让妹子改板好心狠……” 人无压力一身轻,窗外处处是风景。 日落跌入昭昭星野,人间忽晚,山河已秋。 林如烟看着窗外的风景,独自哼着自己改的歌,好不惬意。 人生就是这样,若你觉得灿烂,山无遮,海无拦,星河入眼。 是微风,是晚霞,是心跳,是无可替代。 心情大好的林如烟刚没高兴一会儿,大师兄突然让她过来一下。 如烟赶紧跑过去,赵理工也凑了过来。 大师兄说,如烟,理工,今天我们来科普下这个失传已久的碳油板设计。   什么是碳油 碳油,如上图按键处处所示,初见时黑不溜秋,不起眼,但是因其成品低廉,并且有优良的导电性和耐磨性,被广泛的应用在PCB按键位置,以前主要应用到电视遥控器,电话机,儿童玩具或计算机(手工)上,如今用在电梯按键等产品上。 它是一种半固化油墨,通过丝网印刷在PCB板上,经过烘干后形成碳油层。 小时候电视机的遥控器,勾起了多少人的回忆,那时候换不了台的时候,老是用手拍拍它,这个线路板的按键位就是用碳油做的。   碳油的扩散: 碳油主要是由合成树脂、硬化剂、碳粉组成的液型导电碳膏,印刷过程中,其液体特性会出现扩散情况。因为碳油有导电属性,所以按键位间距设计要足够大,具体见下面的碳油工艺能力。 下图为碳油扩散引起的不良—短路。     碳油板设计时要注意哪些地方: 1. 能力参数: 最小碳油线宽0.40 mm 碳油盖铜单边最小宽度0.20 mm 碳油间距≥0.50 mm (0.4mm以下提出EQ确认) 碳油方阻≤20欧姆(1平方厘米的电阻值) 与外形边的最小距离0.30 mm 2. 流程 前工序->阻焊->字符->QC检查->碳油->QC检查->后工序 3. 碳油特点: 导电 耐磨,一般按键板会设计碳油工艺,但是碳油一般只做按键位处理,PCB其它区域的表面处理还是要用沉金等其它工艺。 4. 常见碳油按键板封装设计类型:     5. 线路设计: 5.1 为保证碳油线宽,间距,盖线能力,线路层的线宽可以适当缩小,缩小后不低于最小值. 5.2 当碳油线宽,间距,盖线值都较大时,线路线宽正常制作(不缩小) 5.3 线路线条宽度≥0.227mm. (小于此值时提出评估和工程确认) 6. 开窗设计 6.1 阻焊开窗≥0.127mm(5mil) 6.2 当线路层线宽≥0.227mm时,阻焊开窗大小为: 线路线宽-0.1mm 6.3 阻焊开窗<0.127mm(5mil)时提出评估. 7. 碳油设计(假设碳油间距为S) 7.1 碳油线宽,间距,盖线在设计时一般不走极限(极限参数,产线生产难度大,且容易短路) 7.2 当碳油间距S≥0.5mm时,按照原稿设计制作。 7.3 当碳油间距 S≥0.4mm且S<0.5mm时,将碳油缩小整体0.1mm制作(并提出EQ和客户确认) 7.4 当碳油间距 S<0.4mm时,提出EQ确认。 大师说,如烟这个板子基本无问题,但是碳油的按键位封装设计还有下面几个地方需要优化,我们做设计的一定要和封装的同事多探讨探讨。 1.碳油板的间距过近,最少做到16mil以上,间距太少,碳油会扩散,碳手指短接的风险加大。   2.碳油板的阻焊要开通窗,不能做阻焊桥。     下面为正确的开窗方式;   3.碳油处不能开钢网。因为碳油按键位不需要焊接,是用锅仔片导通,所以不需要开钢网。   下面一个是正确的封装,一个错误的封装你能分清吗   下面为正确的封装设计   听完大师兄的话,林如烟笑眯眯的去找封装同事更新封装了,赵理工看着林如烟背影嘴里嘟囔说道: “这人没有梦想和无忧无滤有啥区别。” 林如烟,突然停住脚步,歪着头,眯着眼睛,盯着赵理工问道, “赵理工,你刚才又在我背后说什么……” “我没说什么,我说你的背影好美呀。”   “讨厌……”林如烟跺了一下脚,一扭身,晃出了赵理工的视线。

  • 2022-08-23
  • 发表了主题帖: 你别不信,几个MIL的误差就导致高速传输有误码啦!

    作者:一博科技高速先生成员  黄刚 1mm等于39.37mil,1cm等于10mm,成语故事中的毫厘在生活中的确是一个很小的单位,但是在我们SI的领域里,已经是一个很大的衡量单位了。我们不会说这根走线的线宽是多少厘米,也不会说这块PCB板的板厚是多少厘米。尤其对于高速信号而言,一个眼图的UI都是以ps为单位的,也就是以mil级别为单位来计算,因此毫不夸张的说,无论是设计环节还是加工环节,或者是外部的器件出现了几个mil的偏差就足以影响到高速信号的性能,别不信哈,下面这个例子就够让你震撼的了!   我们帮助客户设计了一块传输112G信号的超高速测试板,其中就包括一条7inch左右的直通走线,当然大家知道设计的难点肯定是在于同轴连接器位置的优化,需要通过精确的3D仿真来保证该位置的PCB优化来满足超高带宽的传输要求,PCB设计和加工出来的实物就像下图这样。   板子加工出来之后,我们进行测试需要用到的连接器就是1.85mm的高速同轴连接器,简称1.85mm连接器,至于为什么叫“1.85mm”这么不整齐的数据,各位粉丝们自行*度查查哈。这种连接器的标称频率能去到67GHz,价格也相当不菲,就这么说的,大概一个小小的连接器就能够顶我们工程师们差不多1个月的猪脚饭。 高速先生Chris在板子回来后立马安装上了连接器进行测试,恩,效果还不错,从损耗和线性度来看,在高频的时候都没有明显的衰减,测试了好几根信号,损耗也相当一致。 Chris进行了初步的验证和摸底后,就把剩下几块板的重复测试验证工作交给了雷豹,雷豹在测试方面也驾轻就熟,立马重复了Chris的流程,安装同轴连接器,然后利用网分进行测试。当我们都认为很快就可以测试完成了,然后就给客户发货的时候,意外情况就发生了!   雷豹在测试到其中一对的时候,突然发现这对信号的损耗居然有谐振点,是非常非常影响信号质量的谐振点! 雷豹立马反映给Chris,Chris一看这个测试结果,首先也是感到很诡异,因为这个是同一批次加工的板子,理论上不应该存在这样的加工误差。于是Chris就先去排除下测试的误差,首先看到网络分析仪的设置是没有变过的,因此不是仪器的问题了,另外测试的cable也是一样,于是还有一个差异就是同轴连接器了。我们分别对比下两根信号所用到的同轴连接器,由于是同一厂家同一批次的连接器,外观上的确看不出来有哪里不同,但是当我们把两个连接器翻转再翻转来仔细瞧瞧的时候,凭借我们肉眼的极限来观察,仿佛是看到了连接器的内芯的形状会稍有不同,信号异常所使用的连接器的内芯好像比较分散,稍有错位和偏移,而观测到信号正常的连接器以及剩下的大多数连接器都是内芯的针比较紧密。 虽然只是mil级别的误差,但是敏锐的Chris顿时觉得不简单,脑海中已经不断的联想到这个位置与cable的连接场景。同时也让雷豹换一个我们感觉好的连接器在这根信号上试试,结果发现谐振点消失了,说明就是这个连接器带来的谐振问题!   本来问题已经定位清楚就可以收工了,但是爱钻研的Chris并不满足于此,还想通过仿真来还原下这个现象,当然这并不是一件简单的事情,最难的就是要对连接器的公母头进行3D建模了,一顿操作后,Chris就自认为把模型建得符合实际要求了。 我们看到的连接器的差异是在内芯这个针片的位置,好的连接器的针包围得比较紧密而且没有移位,而不好的连接器明显看到有错位的现象! 我们在好的模型情况下,稍微改变下内芯的针的相对位置,移动2-3mil的距离,使针形成看到的有错位的样子,差异的位置如下红色的箭头,只有几个mil的变化,如果有的粉丝表示看不出来,高速先生也是可以理解的哈! 好,对比的模型已经建好的,剩下的就交给仿真了。Chris分别对这两种case进行3D仿真,仿真结果出来后,果然和Chris的验证是符合的,好的连接器信号当然是线性的,而的确也仿真出了有移位的连接器的case,结果的确也是有谐振点的! 恩,这下在Chris看来,才算是彻底close掉了这个问题,终于可以下班了!    

  • 2022-08-16
  • 发表了主题帖: PCB厚铜板的设计,这一点一定要注意

    作者:一博科技高速先生成员  王辉东 林如烟总是说:“线路板上的成品铜厚越厚,线宽线距要足够。” 她的好友佳妮说:“必须必须。” 暗恋佳妮的小齐也总是笑嘻嘻的附和道:“美女说的都是对的。” 至于原因是什么,他只知道个大概,但是他也讲不出个具体一二三。 然而现实中有些事情总是令人猝不及防。 小齐在做市场。 客户说我有一个14层板,天天熬夜加班设计了两个月,交期很急,帮忙赶一下。 小齐说可以。 光看客户的局部图纸就知道PCB很密,设计确实不易,更是考验工厂的加工能力。 但是接到板子后,工程师一评估,问题就来了。 PCB内层有2OZ铜厚的要求,内层设计有3.5/3.5mil的线宽线距,超出工艺加工能力。 建议客户把内层铜厚修改成1OZ,客户说仿真做过了不能修改,要满足载流能力。 沟通陷入了僵局,生产无法继续,交期却很急。 小齐一时着急上火,却感觉无能为力。 这不夜里11点了,还一个人坐在车里,抑郁抑郁。 正在迷茫中的小齐,突然听到DuangDuang敲击车窗的声音,抬头一看,就发现佳妮手里拿着两瓶雪花,瞪着一双水汪汪的大眼睛,笑咪咪的说道:“兄弟,没有什么事是一瓶雪花摆不平的,我想喝酒了,来,走一个。” 小齐看到喜欢已久的女神,一时呆在车内。 佳妮说:“还愣着干嘛呀,有人能陪你喝雪花,却不一定能陪你闯天涯。而我两者都能。兄弟说说你的故事吧,看把你愁得,这可不是我心目中乐观的小齐。” 这一刻,小齐平静的心湖里开始波涛汹涌。 板内局部有3.5/3.5mi的线宽线距。 不要看线路少,BGA里面却是没有空间移不了。 客户的层叠设计和铜厚要求:   要说这个案例的原因,还要从PCB的加工流程说起。线路板的线路加工是经过图形转移和蚀刻等主要流程加工而成。 内层线路的加工流程如下:  DES为DES为显影;蚀刻;去膜工序的简称。 下图为DES的流程: 内层蚀刻原理:是在酸性条件下把不需要的铜箔去掉。外层是碱性蚀刻流程。 从上图中我们可以看出,内层线路加工是把需要的图形用干膜或湿膜保护起来,将不需要留下来的铜箔用酸性药水蚀刻掉。 蚀刻就是用化学方法按一定的深度除去不需要的金属。 蚀刻因子:  蚀刻液在蚀刻过程中,不仅向下而且对左右各方向都产生蚀刻作用,侧蚀是不可避免的。侧蚀宽度与蚀刻深度之比称之为蚀刻因子。 侧蚀不能完全杜绝,我们只能将其降到最低。 蚀刻因子是用于考量蚀刻侧蚀量的指标,因不同成品铜厚的侧蚀量会有所差别,所以蚀刻因子是与成品铜厚有关。 D 为高,B 为下底,A 为上底 线路上的铜越厚,线路的侧蚀越严重。 发生在抗蚀层图形下面导线侧壁的蚀刻称为侧蚀,侧蚀的程度是以侧向蚀刻的宽度来表示。   我们理想中要求药水是垂直向下蚀刻的,但是现实中药水向下蚀刻的同时,也对线路的侧面有了腐蚀,通常PCB铜厚越厚,向下蚀刻的时间会越久,侧蚀量也越大。     成品后的线路由于侧蚀的影响,变成了梯形。所以在计算阻抗时,会有W1和W2的上下线宽的选项要填写。     所以为了避免蚀刻后线路变细,根据PCB成品铜厚的大小,工厂的工程制作时会依照本厂的工厂能力和蚀刻因子的大小,做一定的线路补偿,比如说我们PCB内层在1OZ铜厚时,蚀刻补偿在1mil,2OZ在2mil.如果线路在蚀刻补偿后,线路间距过小,曝光显影后,线路蚀刻时会导致线路过细或开路。 外层线路的加工过程如下:        下面为外层图形电镀和蚀刻的流程:       外层线路工序,上图中蓝色干膜保护的地方,是需要蚀刻的地方。 因为外层电镀后,铜厚增加超过了干膜厚度,在退膜工序时干膜退不掉,就形成了夹膜,本来要腐蚀掉的铜箔,因为干膜没有显影干净,部分地方就被保留下来了,比如说本来是一对差分线,中间不能有连接的,结果因为夹膜,导致铜腐蚀不完全,短路就产生了。 图形电镀后线路铜厚大于干膜厚度会造成夹膜。(一般PCB厂所用干膜厚度1.4mil),成品铜越厚,这种风险越大。 短路不良如下:     了解了上面的内外层线路的加工过程,那我们在设计时要怎么避免这种问题呢。 加大PCB线宽线距或者降低其成品铜厚。 如果考虑安规和载流的影响,无法减少成品铜厚,PCB的设计时就适当的加大线宽和线距,具体内层工艺能力如下(建议按照第一列的工艺能力设计):     外层的线宽线距如下(H表示成品铜厚):       后来经过E公司仿真部周哥多方验证,重新优化了设计,最终解决了客户的载流问题,内层铜厚按1OZ生产,满足生产加工能力,板子顺利下线。 这正是:       盛夏画一板     修改到秋天 不听工艺言 独自空流汗

  • 2022-07-26
  • 发表了主题帖: 共模电感的仿真应用来了,满满的干货送给大家!

    作者:一博科技高速先生成员 黄刚 首先一上来先明确下本篇文章需要解决的疑问,主要有2个。一是共模电感本身到底起到怎么样的作用?二是加上共模电感之后的测试眼图为什么反而比不上不加共模电感?这两个问题都会通过本篇文章的仿真验证来告诉大家! 首先我们先解决第一个问题,共模电感到底起的是什么作用。我们先看看上周文章中关于共模电感的datasheet,从图上可以看到,共模电感呈现的共模阻抗是很大的,也就是说如果是共模信号想通过这个电感的话,会受到严重的抑制,但是它对差模信号就非常友好,差模阻抗并不大,因此它还是能比较顺利的让差模信号过去的。   于是在这之后,高速先生找了各种渠道,成功拿到了这个共模电感的模型(S参数),因此就可以去针对这个案例去做详细的仿真验证。 首先我们还是先验证下客户测试共模回损fail的情况,我们把共模电感的参数加入到这条仿真链路里去,结果仿真得到的共模回损果然和测试的老像了!低频就是过不了。     当然为了证明去掉共模电感之后能满足测试要求,我们在仿真中也直接短路掉这个共模电感再进行仿真,恩!的确共模回损就没有问题了,客户也反馈说测试能通过。     好,解决了客户的无源测试问题后,我们从时域上来看看加了这个电感到底有什么用。从前面的分析我们已经知道,共模电感主要就为了抑制差分线中产生的共模信号,那我们就去模拟一对差分信号如果由于各种原因产生了共模信号之后,看看这个电感对共模信号到底能起什么用!如下图所示,我们把差分激励(给的是时钟信号,峰峰值为1V,速率与本案例的USB传输速率相同)输入到我们提取的链路模型里面,去看通过它之后的输出情况是怎么样的。     我们额外在这对差分信号中注入一个共模噪声,幅度为100mV的高频噪声,我们先看看这个共模噪声经过一个有共模电感和没有共模电感的链路时,到达接收端时的情况。     恩,从这个仿真结果可以看到,当一个高频的共模噪声从差分对中产生并随着差分线传递时,遇到有共模电感的链路,共模噪声得到很大的抑制,幅度迅速减小,如果经过没有共模电感的链路,共模噪声就可以肆无忌惮的过去。因此在这里就可以给共模电感的作用下个结论,它就是为了抑制住共模噪声而存在的器件,因为在接口器件中,共模噪声很容易随着接口传递进来,因此一旦在差分线中存在后,就会随着差分线的路径干扰到周围的信号或者向空气中辐射,形成串扰和EMI干扰,对信号和系统带来严重的影响。加上了共模电感之后,就能够把噪声抑制在一个很小的范围内,进而噪声的幅度也能衰减,以便改善系统的信噪比。 恩,第一个遗留的疑问已经解决了,现在再看看第二个疑问,为什么加了共模电感后的信号质量反而没有不加共模电感的好呢?这个问题,我们依然用仿真来验证下。同样,我们对比下加上和不加电感的全链路差分损耗的仿真结果,能看到共模电感虽然能够很好的抑制共模噪声,但是它对有用的差模信号也会带来一定的损耗的,不可能做到那么完美,在完全抑制共模噪声的同时又100%的保留差分信号。     因此我们在时域上就能够看到,同样的差分信号通过链路时,是否存在共模电感时对差分信号的幅度影响是不同的,的确没有共模电感的情况下,幅度会更高,也就是信号质量好一点。     恩,这个仿真验证也和客户的反馈很一致,共模电感的确会稍微影响一点差分信号的质量。因此也建议大家在器件选型时,不仅要关注共模电感对共模信号的抑制效果,还要去看看该电感对差模信号的影响,因为毕竟最终系统需要的信号是差模信号,它能够很好的传输才能正常的工作。

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