yvonneGan

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  • 2019-12-05
  • 发表了主题帖: PCB板材到底能不能替换,你想知道的都在这了!

    高速先生原创文|周伟 PCB板材选择考虑的因素有哪些? PCB板厂没有库存是很常见的事情,就连很多常规的普通FR4板材也会出现这种情况,这个时候很多板厂或者市场人员为了赶交期,就会和客户协商,“能否换种同样性能等级的材料?”客户就会反问回来:“具体换哪种呢?怎么保证性能匹配?”往往这又到了我们该出场的时间啦! PCB板材的选择要考虑的因素主要分为内因和外因,我们先来看看内因。内因主要是材料本身的内在特性,通常我们需要关注的是电气性能、热性能以及物理(机械)性能,下面分别从这几大点来介绍一些主要的特性。 一 电气性能主要就是介电常数(Dk)与损耗角(Df) Dk即Dielectric constant的简称,中文名叫介电常数,又叫介质常数或介电系数,它是表示绝缘能力特性的一个系数,以字母ε表示。在工程应用中,介电常数时常以相对介电常数的形式来表达,而不是绝对值,常见应用有计算阻抗和时延。 Df即Dissipationfactor的简称,中文名叫介质损耗因子,又叫阻尼因子、内耗(internal dissipation)或损耗角正切(loss tangent),是材料在交变力场作用下应变与应力周期相位差角的正切,也等于该材料的损耗模量与储能模量之比(通俗讲就是信号线中已漏失在绝缘板材中的能量,与尚存在线中能量的比值)。损耗与Dk&Df关系密切,如下为介质损耗的近似计算公式。 A=2.3*F*Dk*Df 其中A为单位inch的损耗(dB/inch),F为频率(GHz),Dk为相对介电常数,Df为损耗因子; 当然最终的损耗还有其他的一些影响因素,这个公式只是从介质本身的角度去评估单位长度的线路介质损耗,这个电气特性的数据我们也可以通过材料的规格书(datasheet)得到,如下表分别列出了两家材料厂家的手册。 表1、P厂家的材料手册说明 表2、T厂家的材料手册说明 可以看到电气特性都有介电常数和损耗因子的参数,其他的还有如体电阻和表面电阻等,我们一般也关注比较少,这些只需要满足IPC的规格要求就可以了,一些特殊的产品可能会去关注这几个参数,在此不是我们关注的重点。 二 热性能相关的特性参数 在介绍参数前,我们先来看看下面两家不同材料厂家的数据手册关于热性能参数的定义。 表3、P厂家的材料手册说明 表4、T厂家的材料手册说明 从表里面,我们看到的主要是Tg值,Td值,CTE以及T288/T260/T300等,下面我们分别介绍这些参数。 Tg值是GlassTransition Temperature的简称, 即玻璃态转化温度, 是玻璃态物质在玻璃态和高弹态(通常说的软化)之间相互转化的温度,在PCB行业中,此玻璃态物质一般是指由树脂或树脂与玻纤布组成的介质层。常用普通Tg板材的Tg要求大于135℃,中Tg要求大于150℃,高Tg要求大于170℃,Tg值越高,通常其耐热能力及尺寸稳定性越好。Tg值一般也有不同的测试方法,通常有DMA、DSC和TMA等,不同的测试方法测试结果可能会不一样,所以我们一般也是在同样的测试方法下去比较不同材料的Tg值。 Td值即Thermal Decomposition temperature的简称,又叫热分解温度,是指基材树脂受热失重5%时的温度,为印制板的基材受热引起分层和性能下降的标志。一般采用的是TGA的测试方法,Td值越高,材料稳定性越好(当然也是相对来说的)。 CTE即Coefficient of Thermal Expansion的简称,又叫热膨胀系数,通常衡量PCB板材性能的是线性膨胀系数,定义为:单位温度改变下长度的增加量与原长度的比值,如Z-CTE,最终影响的是板厚的变化尺寸。CTE值越低,尺寸稳定性越好,反之越差。 T288 是反映印制板基材耐焊接条件的一项技术指标,指印制板的基材在288℃条件下经受焊接高温而不产生起泡、分层等分解现象的最长时间,该时间越长对焊接越有利。T260/T300也是同样的意思,只是温度指标不一样,在此不再解释。 三 物理(机械)性能相关的参数 如下表是某两家材料厂家的手册关于物理(机械)性能相关的参数。 表5、P厂家的材料手册说明 表6、T厂家的材料手册说明 可以看到基本就是吸水率、剥离强度、抗弯强度以及可燃性等,这部分不做过多解释,大家可以自行去找度娘。 除了上面提到的一些参数,有些材料参数可能会比较隐蔽,在一些手册里面可能找不到,但又是不得不考虑的,比如耐CAF性能及CTI等。 CAF是Conductive Anodic Filament 的简称,又叫离子迁移, 它是指金属离子在电场的作用下在非金属介质中发生的电迁移化学反应,从而在电路的阳极、阴极间形成一个导电通道而导致电路短路。随着电子工业的飞速发展,电子产品轻、薄、短、小化,PCB的孔间距和线间距就会变的越来越小,线路也越来越细密,这样一来PCB的耐离子迁移性能就变得越来越重要。CAF主要发生在如下图2所示的四种情况。 图2 CTI即Comparative Tracking lndex的简称,又叫相对漏电指数(或称为相比漏电指数、漏电起痕指数)。指材料表面能经受住50滴电解液(0.1%氯化铵水溶液)而没有形成漏电痕迹的最高电压值,单位为V。 前面说了内因,再来说说外因,外因就是外部的影响因素,比如加工难度及成本考虑,环保要求及交期(可及时获得性)等。 这些因素都没有太多复杂的学术解释需要,大家一看就清楚,咱们重点介绍涉及到的一些环保要求。 1、欧盟RoHS指令 主要用于规范电子电气产品的材料及工艺标准,使之更加有利于人体健康及环境保护,该标准的目的在于消除电机电子产品中的铅(Pb),镉(Cd),汞(Hg),六价铬(Cr6+),多溴联苯(PBBs)和多溴联苯醚(PBDEs)共6项物质,并重点规定了铅的含量不能超过0.1%。该标准已于2006年7月1日开始正式实施,所以现在很多PCB焊接也是需要无铅,这些都是基于环保的考虑。 2、WEEE指令 报废的电子电气设备指令 3、欧盟REACH法规-No SVHCs 是欧盟对进入其市场的所有化学品进行预防性管理的法规。已于2007年6月1日正式实施。 除了上面一些常见的环保指令和法规,有些国家和地区对卤素材料也有比较严格的限制,所以后面就出来了很多无卤素的材料,现在很多高速板材里面也慢慢的出了对应无卤素要求的板材,如Tu862HF、IT958G、IT988GSE等。 如下图3所示为常见环保要求的标志。 图3 看了上面的介绍,不知道大家在材料替换的时候是不是有点依据了,当然很多材料的手册和实际情况可能会有点差异,这个就需要大家平时去收集材料以及测试验证来积累了,有句俗话说得好:“师傅带进门,修行看个人”,我只能帮你到这了。   此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-11-14
  • 发表了主题帖: DDR设计需要背钻吗

    高速先生原创文|黄刚   背钻,相信从事PCB设计或加工的朋友来说不会陌生。我们知道,这个工艺现在已经比较广泛应用在10G以上的高速串行通道设计中了,它的作用主要是解决过孔stub较长导致的高频能量急剧衰减的问题,越小的过孔stub,急剧衰减的频段越高,因此我们在高速设计会着重考虑它。我们也可以通过2维或者3维对过孔的仿真,得到stub和回损插损曲线的关系,例如下图所示:     可以看到,随着过孔stub越来越长,尖峰谐振点出现的频段会逐渐向低频移动,也就是说会逐渐影响到更低频段能量的衰减。当然对于点对点的高速串行信号来说,我们比较容易去下结论要不要背钻,现在随着我们的DDR并行信号的速率也越来越高之后,像目前通用的DDR4的速率是2400Mbps,那我们需要背钻吗?   为此,本人也做了一个简单的仿真(针对地址信号的仿真)来看看到底差异有多大?   一个简单的fly_by拓扑的设计如下:   如果地址信号走得靠近表层的话,的确,换层过孔带来的stub可以比较长。   我们对这个信号拓扑进行不同过孔stub长度(从0mil到120mil的stub)的扫描仿真,得到的波形结果(第一个颗粒)会是这样:   我们直观的看到,有差异的地方主要在上下电平振荡的位置,我们放大一点看下,发现会影响大概25mV的裕量。   从眼图上看,也大概能看到些变化,说明stub还是会对信号质量产生一定的影响。   那么对于速率更高的数据信号而言,情况又是怎么样的呢?本人还是以仿真数据来说明吧,不同过孔stub的结果如下:    从眼图来看,信号的幅值似乎差异不大,差异主要在于上升(下降)沿这里。从波形上上升/下降沿看可以看到20mil的stub和没有stub的差异主要有30ps左右。    此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-11-07
  • 发表了主题帖: 板厂阻抗控得不好,怪谁?

    一博科技自媒体高速先生原创文 | 黄刚   众所周知,阻抗控制是我们做高速设计最基本的原则,各大板厂在PCB加工也会保证10%左右的阻抗误差。看似那么轻松的一个板厂的承诺,要是出现了阻抗在误差范围以外的时候,客户和板厂到底谁是出问题的一方呢?   客户自己设计,自己做的板子,功能上出了问题时,然后听说了我们有阻抗测试的设备,那火急火燎的找我们做测试,看看是不是阻抗出了什么问题。高速先生拿到客户的板子进行测试后,惊人的发现阻抗居然真的有问题,整段阻抗都不满足10%的要求,50欧姆的阻抗只有44欧姆。   虽然是一根单端线的设计,但是也是一根速率很高的单端线,因为我们大概能断定,这个阻抗偏差是会对信号质量产生影响,导致客户的功能出现问题。   嗯!的确找到了原因,是板子走线阻抗不好导致的问题。但是,让客户更纠结的是……为什么板子会把一个看起来很简单的单线控制都做不好呢?   一个简单的4层板,走线就走在表层。   当然客户为了使线与线之间的串扰更小,采用了包地的设计,客户也精通计算阻抗,按照客户的设计,传输线的确稳稳的控制在了50欧姆。   那么为什么加工出来只有44欧姆呢?我们对客户的板子做了切片,有了一个更更更惊人的理论。   首先我们看看客户的coupon条(也就是外面做的一个阻抗测试条,根据板内走线结构来做),大家就是发现,板厂居然是按照单线去算的,并没有考虑到包地!!!   这种情况下,板厂就会调整走线线宽和介质厚度达到50欧姆的阻抗,如下:   的确,板厂去算这个单线不包地的结构也能很好的做到50欧姆。但是这个只是外面的阻抗条,真正在里面的时候,其实……是要包地的!!!   所以真正里面的包地走线就变成了这样子的结构。里面还是会存在着包地的,因为是线路,所以加工肯定会做出来!所以,把板子里面真实的加工结构一算阻抗,嗯!就是44欧姆了……   最后板厂和客户关于走线是有包地这个事一沟通呢,就发现了客户应该是没问题的!因为客户在设计上是有标明需要做共面波导参考的设计的!也就是客户很好的考虑了包地后的阻抗。   当然也不知道是不是板厂没做过包地的设计还是看不懂英文注释的原因啦!当然如果两者都能有一个更具体的沟通的话,这个误会的问题在高速先生看来是完全可以避免的!

  • 2019-10-31
  • 发表了主题帖: 你看到的阻抗是真的吗?

     高速先生原创文 | 刘丽娟   用网络分析仪测试DUT的两个通道,发现驻波比差很多,第一反应是两个通道的阻抗一致性是不是没做好,打开阻抗测试界面,结果显示两个通道的阻抗差不多,而且满足阻抗要求……                                   肯定是哪里操作有问题!来~~重新架DUT,重新测,多大点事啊。重测、重测……结果居然还是一样的,客户当时就懵了~~ 静静地听完问题,难道你的DUT要上天了,这世上还能无缘无故刮妖风?跑去听了一下测试目的,看了一遍仪器设置,基本已经心里有数了。客户对DUT的性能目标是希望它的产品能支持到8GHz,他将网络分析仪的截止频率老老实实地设置到8GHz,校准到了8GHz,一点都没有奢望能做到更高频率,结果测出来,好多频点的驻波比都超标。   驻波比其实是另一种形式的回损,频域的回损没做好,就能反映出时域的阻抗没做好。     换到阻抗测试界面,可以看到虽然通道上有阻抗不连续点,但阻抗貌似做得都很好嘛,过孔阻抗都能到51ohm呢(M4标识位置),不错哟。   阻抗波动在+/-1.5ohm以内,驻波比会不好?你信吗?   下面把截止频率放到40GHz,重新校准后再测试,并把刚才截止频率时8GHz时的结果一起放进来做对比。此时,结果一目了然……图中M2标识的位置,阻抗飚到了57.5ohm。   要善用网络分析仪的截止频率,这就好比放大镜的倍数,截止频率越高,越能让你看到时域的细节。   在SI的世界里,没有无缘无故地好,也没有无缘无故地坏,只是有时你看到的是被美图秀秀后的结果,而没有看到背后的如花……   此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-10-22
  • 发表了主题帖: 不同的走线层,一样的STUB

    高速先生原创文|黄刚 N年的宝贵经验告诉我们,遇到过孔stub时,最好办法就是器件在表层走线靠下层,器件在底层走线就靠上层,这样能把stub降到最低。但是,有没有这样一种情况,你们觉得无论走哪一层都觉得不能把stub降得很低的情况呢? 恩,还真有这么一种操作,而且其实我们还见得不少。在比较理想的器件布局下,我们喜欢把高速信号的收发芯片都放在同一面,要么都是表层,要么都是底层。原因很简单,这样的话我们从表层的pin打孔到内层走线时,只要我们走到了靠下的层(以器件放表层说明,如果是放底层则相反哈),这样两个过孔就都会是比较短的过孔stub,有利于提高信号传输质量。而且不要老是动不动就提要背钻这事嘛,能保证质量的同时又可以简单快捷的省成本和加工流程这种好事,相信谁都不会拒绝吧? 但是,有的高速信号却不能做到两个器件都放在正面,看起来好像显得我们不重视这些高速走线似的。大家是不是觉得只要我们想优先保证它们的传输的话,就肯定轻松的做到先把它们都放在表层是吧?有的东西连臣妾都不能保证啊,更何况PCB工程师呢?例如,其中一个器件是双面都有高速走线的pin…… 其实这样的器件是有的,而且应用很广泛,其中一种就是我们今天的主人公,PCIE金手指。在我们很多PCIE子卡设计中,都会遇到它。它的封装就是双面的焊盘结构。这样的PCIE信号我们最近接触非常多,主要就是应用在现在很火的人工智能领域上。 像上图高亮的TX链路(怎么分的TX还是RX?看看电容呗)是在底层,而我们的主芯片放在表层,那我们的内线走线好像走到哪一层就是不能达到放同一面时的效果,无论是放在靠上层还是靠下层,都会有其中一个过孔有很长的stub。这时能够想象PCB工程师的心情就好像下图的情况一样矛盾…… 在说完了前面的铺垫之后,再说说本文想描述的案例。该信号走的是PCIE3.0的协议(8Gbps),板厚是2.0mm。在第一版中,客户为了省成本,问我们能不能不背钻处理,然后我们高速先生也不是动不动就叫客户背钻的,因为经过验证之后,认为把走线走到靠下层时,长过孔的stub大概在60mil左右,对于8Gbps的信号仍在可以接受的范围。客户也怀着将信将疑的心态投了板,不过还好没等多久,回板之后客户进行了PCIE的测试(子卡插到base进行测试),发现真的是OK的哦,传输没有问题。 一切都没什么问题之后,后面客户又开始了第二版,其他走线有一些改动,PCIE这部分原理图没有改动。本来按说PCIE直接copy就好了,但是由于靠下面的走线需要让给更高速的信号,因此无法继续按照上一版靠底层走线。这时PCB工程师想到反正都会有一个长的过孔stub,影响应该是一样的,因此就把走线放在和下层对称的上层去走,于是就第二版的链路变成了这样(由于后面要对比两者的区别,因此我们用同一条链路不同走线层来对比会更有说服力)。 这就是前面说到,无论靠上还是靠下都会有一个长的过孔stub无法避免。其实乍一看,感觉应该是一样的,因为还是有一个长的和一个短的过孔stub的影响。事实上是这样吗? 我们把两种情况进行仿真对比一下,他们的传输损耗有非常惊人的结论,那就是真的就是一样的。如下所示:高速先生们再三确认后。确定真的是有两根曲线,真的一模一样哈。红的曲线被绿的覆盖了…… 后面想了一下,其实一样也是对的。对于这种线性时不变系统而言。事实上他们就应该是一样的。理论不想过多解释哈,对于这种名词大家感兴趣再去搜搜哈。简单来说就是从最后接收来看,首先时间是一样的,然后stub一样的情况下是不care长stub和短stub的顺序,能量经过振荡传输到接收端的时候就是一样的。那看起来这种case下走靠上还是靠下层真没有影响? 很多时候当你有一个认为正确的结论时,往往需要经得住很多人的敲打。例如有同事就提出,要不给他们赋了收发模型看看眼图是不是也一样?好,这个主意非常好,因为对于很多人来说,S参数远没有时域的波形或者眼图直观,于是我们加入收发模型进行仿真后,就立马把这个结论推翻了…… 突然发现原有差距会那么大,眼高居然差了50多mV。两者看起来波形都不错,但是在PCIE链路中,这个只是子卡部分,插上base板后接收裕量就肯定很小了,所以这个已经是一个很大的差距了。 在惊讶之余我们再回头看看这两条链路的回波损耗,终于发现了不一样的地方。 从回波损耗来看,版本一的结果的确会比版本二要好。这就是导致眼图有差异的原因了。所以对于这种始终会存在过孔stub的情况下,我们走线层的选择其实会影响很大,不能再按照传统的单纯靠下层或者靠上层来走了,这时候必须具体问题具体分析哈。

  • 2019-10-17
  • 发表了主题帖: 降成本设计,刻不“容”缓

    高速先生原创文|姜杰 半年价格翻三倍,被段友们调侃为2017“年度最佳理财产品”的内存条还让人记忆犹新,2018年的阻容元件异军突起,价格一路飚涨,各大厂商的涨价通知单轮番来袭,着实令人心惊肉跳。仰望涨到天际的设计成本,我等一众屌丝是否只能吃土搬砖,以手抚膺坐长叹呢?好像也不是。  降成本设计,刻不“容”缓。如果说内存条是绕不开的刚需,那么,对付“容嬷嬷”(本文特指电源的滤波电容)还是有办法的,比如,省着用,是的,看我真诚的眼神,能省则省。看到这里,希望各位拿好手中的板砖,抑制住扔给我的冲动,因为聪明的你们肯定想说,按照这种逻辑,啥也不做岂不最省钱?非也,非也,硬件设计是件很严肃的事情,小生对此心怀敬畏,降成本设计不是不设计,而是成本和质量双管齐下,具体到电源的PDN阻抗设计,就是既能减少滤波电容的数量,同时,还能满足电源噪声的要求。 既然要拿滤波电容下手,那就有必要先了解电容的阻抗特性。理想电容的阻抗随着频率增加而呈反比下降,而实际电容的特性却没有这么简单。实际电容器的阻抗曲线可以用一个简单的RLC电路模型近似,如下图某款0402封装的1uF电容阻抗曲线,在等效寄生电阻ESR和等效寄生电感ESL的共同影响下,电容阻抗曲线变成了一个“V”字型,谐振频率点10MHz处的阻抗最小,换而言之,我们可以认为该电容的最佳滤波频段在10MHz附近(此处暂不考虑安装电感影响)。 了解了电容的阻抗特性,下面我们就来看看对于滤波电容如何物尽其用,用尽量少的电容在尽量宽的频段内保持PDN阻抗低于目标阻抗(即满足负载最大瞬态电流供应,且在电压变化不超过最大允许波动范围的情况下,电源系统自身阻抗的最大值)。不妨来比较下相同容值的电容组合与不同容值组合的滤波效果: 以图中的蓝色直线为目标阻抗线,对比可以看出,数量相同的情况下,相同容值电容并联的阻抗没有多容值组合的效果好,因为“V”字造型虽然在某些特定的场合有着强大的诱惑力,但是对于PDN阻抗并不是最佳选择,因为大起大落来的太突然,阻抗只能在较窄的频段内控制在目标阻抗之下,而且费力不讨好,为满足相同的目标阻抗要求,所需电容数量多,成本高。相比之下,波澜不惊的多容值组合更显淡定从容,不同容值的电容各司其职,分区而治,可以在较宽的频段内都将PDN阻抗压制在目标阻抗线以下,减少使用的电容数量,降低成本。 当然,如果电源的PDN阻抗曲线整体都已经控制在目标阻抗以下,是否就皆大欢喜了呢?其实,可以更好的。电容省着用,如何省着用?除了选择合理的容值组合,对于部分频段可能存在的电容数量过设计,PI仿真派上了用武之地,这也是降成本设计的切入点,一起看个实际的案例吧。 某客户的DDR颗粒1.2V电源原始滤波电容配置方案的PDN阻抗仿真结果如下图: 蓝色虚线标注的是目标阻抗0.144Ohm,红色虚线标注的是PDN阻抗最大的反谐振峰值(可以与电容精简后的情况做个对比),各颗粒处的PDN阻抗如图中各曲线所示,不难看出,各个颗粒的PDN阻抗均在要求频段内低于目标阻抗,满足要求且裕量较大,妥妥的PASS。但由于客户精益求精,希望能精简部分电容,客户的需求就是我们前进的动力,通过仿真对比,我们发现每个颗粒减少5个0402封装0.1uF的电容对PDN阻抗的影响不大(如下图示),曲线依旧妖娆,依然PASS。 于是我们果断建议每个颗粒拿掉5个0.1uF电容,20个颗粒就可以减少100个电容!幸福来得太突然,客户有点懵圈,在我们的再三确认和怂恿,不,是鼓励下,用户接受了建议。在板子的试产阶段,细心的客户还对电容精简前后的电源噪声进行了测试对比,结果如下: 电容精简后的电源噪声只增加了不到3mV,仍满足要求,喜大普奔。 总而言之,花小钱办大事是我们的目标。“容嬷嬷”用的好,能成为皇后娘娘打击对手(减小电源噪声)的得力助手;用的不好,只会变身挑拨离间的后妈帮凶,横生枝节(增加成本,增加被老板骂的机会)。 行文至此,这篇文章也差不多该划上句号了。借用张爱玲的一句名言,如果各位看官在遇见这篇文章之前因为成本压力而心情很低落很低落,一直低到尘埃里去,那么希望你们看完文章之后的心是欢喜的,并且在那里开出一朵花来,这朵花的名字是“省着花”。  

  • 回复了主题帖: 高速先生新书推荐,愿你的学习时光,有趣有价值

    搜索书名,天猫、京东、当当都有售卖。

  • 发表了主题帖: 高速先生新书推荐,愿你的学习时光,有趣有价值

    期待已久的高速先生新书终终终……于正式跟大家见面了,封面先睹为快!   本来是让策划部文案帮忙写一个新书推荐的,又怕文案写出来的推荐措辞比较“夸张”,做为秉承低调原则的工程师,看到夸张的文案总是会感到不安,于是自己来写这个推荐。 - 01 - 工程师的一大特点就是爱好学习,不仅是专业技术文章,平常有时间也会看看其他方面的书,最近看的一本书,名字叫做:《万万没想到 - 用理工科思维理解世界》。看这本书的初始动力是想摆脱学习及思考的定势,免得陷入到确认偏误(confirmation bias)的思维怪圈。 书中提到的一个说法让我印象深刻。那就是引用了蒙洛迪诺的语言,人做判断的时候有两种机制:一种是“科学家机制”,先有证据再下结论;一种是“律师机制”,先有了结论再去找证据。世界上科学家很少,每个人都爱看能印证自己已有观念的定西,律师机制还会自动站队,反驳不符合自己已有观念的证据。书中举了很多生动的例子,提出生活中的成年人如果不被“双规”,很少承认自己的错误。一场争论之后没人会说“我以前想错了,原来是这样”。但是科学家可以,所有科学家有一个共同优点:他允许你改变他的想法,因为科学家是真理追求者。 工程师其实是最接近科学家的一种人,所以我们也致力于追求真理,承认对的事情,愿意被改变想法。昨天我们内部有个讨论:有个客户,28G串行通道有误码,通道间差异很大。我们用67G网络分析仪做了测试,看到阻抗比较接近,没什么差异,高速先生队长提出阻抗一致,就可以判断通道性能一致。 黄刚表示反对,说之前又发现高频的插损及回损突变,可能并不能在阻抗反应出来,阻抗表现一致但是通道性能有区别。 娟姐也提出末端开路会影响阻抗测试结果……然后大家回头自己研究思考了一会之后继续碰头,黄刚开始同意在实际项目中,阻抗一致基本能判断通道性能一致,然后我也同意娟姐的末端开路影响,通过和客户沟通找来一根测试Cable,黄刚再聪明的用我们测试板的Through件构建了测试通道,顺利测试到真实的阻抗,完成了Debug分析定位。 这是一个很有技术含量的案例,后续有时间估计黄刚会展开来介绍。 这个案例其实是高速先生团队日常的工作模式,提出看法,被认同或者反驳,继续研究,寻找证据,然后再谨慎求证。我们从来不说自己一定是正确的,随时做好准备接受不同的意见。 - 02 - 看到这,你们肯定会奇怪,说好的新书推荐的,怎么推荐万老师的书去了?熟悉我们的朋友也知道,离题万里又兜回来,也是高速先生特色之一。 新书出来了,有朋友直接在高速先生技术群里面说,等了两年了……两年磨一书,是不是精品呢?我们不知道,等着大家的品鉴。业内一个老前辈,也是我入行的师傅,本书的审稿人之一眭大姐给这本书的评价是:知识还是那些知识,写的角度挺有意思。 为了这个看得懂的高速设计,我们做了一些创新,创新就意味着错误的风险,欢迎大家批评指正。小声说一句,其实我们自己已经发现了几处错误,主要是和编辑之间的配合失误,导致几个图片的单位被编辑改错了,作者最后审稿没有看出来。书一旦印好,就白纸黑字改不了啦。 相信还有更多的错误和偏颇之处我们自己也没有发现,没关系,大家都告诉我们,下次改版我们再一一校正。 这是最低调的新书推荐了吧,不过我们相信高速先生的书,应该并不需要太多推荐,大家一直会支持我们的,谢谢所有人一贯以来的支持,也希望我们能做的更好。

  • 2019-10-11
  • 发表了主题帖: 见过绕线的,还真没见过绕得那么有创意的!

    高速先生原创文 | 黄刚 如果问大家见过哪些绕线的方式?作为PCB工程师的同行,一般都可以很轻松回答以下这些:3H/5H绕线,大波浪/小波浪绕线,在源端/末端绕线等等。但是如果你知道以下的这种绕线方式,高速先生简直对你刮目相看哦! 到底是怎么样的绕线方式能够获得高速先生的重视呢?高速先生已经感受到大家期待的眼神了,但是请允许叕要再卖一次关子先哈,我们先回顾一下大家所熟知的几种绕线的分类。 从类型来分,大家熟知的一般分为大波浪和小波浪绕线。 从细节来分,又可以源端和末端绕线,例如下面的源端和末端大波浪绕线。 之前文章还介绍过,其实不同间距的绕线效果也会差很远,好像下面的3H/5H/7H绕线。 当然说到3H/5H/7H绕线,它也还是属于小波浪或者大波浪里面的细节,万变不离其宗,只不过是对电气性能有不同的影响,尤其是对于延时,简直是有不可磨灭的伤害。3H的绕线方式能比7H时差别有几十个ps那么多。本来绕线就是为了延时,但是没想到却越绕差得越远,绕到你怀疑人生。 3H真的非常非常差,7H又很非常浪费空间,那怎么办呢?没办法了!这个关子终于卖不下去了。相对于我们常规的绕线方式,业界给出了下面的这种稍微有点创意的绕线方式,我们俗称“之字形”绕线。见过的同学可以对着屏幕狠狠的点下头哈,高速先生就会知道的啦。 当然这个并不是高速先生发明的,但是我们对于这种应用也是表示非常的感兴趣。无端端整出这种走线,肯定是相对于常规走线有优势,那么好玩的东西高速先生怎么会放过,于是又有了测试板一探究竟,我们对比的对象就是常规的绕线方式。 从插损和回损上面看好像看不出太大的差异。 从阻抗来看,能看出他们之间的差异,可以看到同样线宽的情况下,在绕线的部分常规走线阻抗会降低,而之字形走线阻抗和不绕线时基本是一样的。(厂家把50欧姆阻抗控制到了52欧姆左右。) 但是我们知道,对于需要绕线的模块一般是一些并行的接口,走线速率都不会去到10G,25G这样,最常见的就是DDR模块,速率一般是2G左右。对于在这个频段下,几欧姆的阻抗改变其实对信号几乎没什么影响。那么关键的地方来了,最最最有影响的地方肯定就是延时!他们在这一项就立马分出了高低。他们同样的长度下,到达接收端的时间差了30多个ps,也就是通过这种之字形的绕线方式能够把常规绕线跑得快的时间给补回来了。 恩,对于源同步这类型的信号最看重同时接收这一点,也就是到达时间要相同,看起来这种有创意的之字形走线不仅样子新颖,效果也是非常的好啊。 本来讲到这里就应该可以下课了,但是高速先生还想验证一下,这种之字形走线和不绕线的延时差别又有多大呢?为什么要绕线,肯定就是因为有一根不需要绕线的走线存在嘛,所以和它对比也是很有意义的。 同样,通过测试的数据表明,这种之字形走线和不绕线的差别已经是非常非常的小了。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处  

  • 2019-09-25
  • 发表了主题帖: 说好不哭,直到电流“烧”红了过孔……

    高速先生原创文 | 姜杰 不走寻常路的电流是PCB设计中的“刺头”,有时明明给它铺好了阳关道,它却偏偏要走独木桥,让人欲哭无泪。 就像高速先生之前遇到的一个案例,电源输出过孔排列的整整齐齐,虚位以待,电流偏偏舍近求远,就挑了几个你意想不到的过孔硬刚到底。   供电模块VRM与用电端SINK的相对位置如下。 其中,VRM采用DC-DC开关电源,DC-DC外围电感L5电源输出管脚附近的过孔分布均匀,内圈过孔与管脚的间距d1=d2=d3(局部放大图如下)。   看起来似乎没啥毛病,按照预期,电流至少会在离L5电源输出管脚最近的内圈过孔上均匀分布。不过,再一想SINK端与VRM端的相对位置,有些朋友开始犯嘀咕了,电流都是喜欢走捷径(电阻较小的路径)的,那么,离SINK端更近的左下方的过孔通流会不会多点呢?高速先生一开始也是这么想,但是仿真的结果却让人大跌眼镜:过孔电流分布图显示,在电流流向的反方向(白色方框区域),有几个过孔通流较大,这是怎么回事?!   打破砂锅问到底是高速先生的一贯风格。通过仔细分析过孔载流,发现过孔通流除了与电源输出管脚的间距有关系,似乎与过孔阵列的缺口方向也存在某种神秘的关联。 大胆假设,小心求证,困难看淡,说干就干。先把模型简化,删除板上其它器件和走线,保留内层电源、地平面的连接,同时,将VRM用一端电源输出、另一端接地的电容代替,调整VRM与SINK的相对位置。简化后的模型如下。   简化模型的VRM端过孔电流分布已初露端倪,似乎能看出点趋势来了。   为了能进一步说明问题,我们继续调整过孔阵列的缺口方向,比较过孔载流的情况。   只看阵列缺口对称时的情况似乎还不够全面,那就再看看不对称时的载流。   想必各位已经看出规律了:在电源输出过孔与管脚间距相同的情况下,最靠近阵列缺口的过孔载流最大。为什么会出现这种现象呢? 不妨再来看看电流密度图。以左侧的电源输出管脚为例,一开始电流以管脚为中心向四周均匀发散,对于有过孔分布的三个方向,电流会迅速找到最近的过孔,流向内层电源平面。而从过孔阵列缺口溜出来一部分电流,遭遇大概是这样的:出发时扫眼一看,一马平川,前方全是铜皮,没有过孔挡路,好嗨哟,跑着跑着发现没路了,不知谁喊了一嗓子:“此路不通,拐啦拐啦!”于是,逃窜出来的大部分电流又猛打方向,掉头钻进了离缺口最近的过孔。 这么一折腾,出现阵列缺口附近过孔载流最大的现象也就不足为奇了。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-09-17
  • 发表了主题帖: 没空间啦,我能不往板边走线吗!

    本帖最后由 yvonneGan 于 2019-9-17 11:48 编辑 高速先生原创文 | 黄刚 “什么,需要考虑走线空间不够?我做过的PCB设计里,线与线之间都能随便拉开1百几十mil啊!” 醒醒吧,现在已经是9102年了,现在我们会这样说:“通道太紧张了,走线距离板边就10mil啦!”                              很遗憾,高速先生也没有经历过那个美好的时代,仅仅在一些上古PCB大神那里听过说一二,听完之后立马有一种心旷神怡的感觉,就像下面图片一样,差点就忍不住把那几首熟悉的旋律都哼出来了。 高速先生也该醒醒了,现实中大家都知道,其实应该是下面那样(这不就是我们刚经历过的事吗,而且过两周马上又要再来一波了哈)。   是的,现在我们PCB设计的密度真是越来越大了。至于为什么会出现走线空间不够,要走到板边的原因?更多是因为产品的类型所决定。 例如我们的电子通讯类,要求PCB越来越小,又要实现越来越多的功能,说到功能多,其实也就是和告诉你走线多没什么两样。我们最近这样遇到的PCB设计是越来越多,并不是我们真的很矫情的想走在板边,而是因为真的拉不开空间。 那么问题来了,在只能走到很靠近板边的情况下,到底对走线的信号质量有多大影响呢?它对1-2G的并行信号甚至高达10G的串行信号影响大吗? 国际惯例,这种东西还是只能通过测试验证才能给出最准确的答案。同样我们也做了相关的测试板进行验证。如下所示: 结果果然表现出了差别,从阻抗上看,我们本来是控制85欧姆的差分线,板边的那根会比其他板内的走线高3欧姆左右。而损耗方面,板边走线的损耗在高频时会明显的变差。   高速先生也想大概通过仿真的手段去验证一下这个情况,于是把上面的走线截了一小段进行仿真。 我们扫描走线到板边的距离,得到了和测试相似的结论。在距离板边15mil以内就会对走线产生明显的影响,无论是阻抗还是损耗都能够看出来。而20mil以上则的结果则几乎相同,说明距离板边20mil以上就不会对走线影响很大了。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-09-12
  • 发表了主题帖: 过孔之殇,不就是过孔开了个窗,怎么就短路了?

    高速先生原创文|王辉东 大师兄常说,在制板厂,钻孔是线路板的灵魂,而过孔是灵魂的灵魂。关于过孔的故事有很多,多到三天三夜也讲不完,我们今天就讲其中的一个。 过孔是设计工程师胸口的朱砂痣,是窗前的明月光。 过孔在线路板上的功能不仅仅是导通那么简单,它还有其它的功能,比如说散热。 ——序 人生最重要的是要有一个美好的梦想,并且要有好的办法来实现它。 林如烟一直想做PCB设计界的大牛,赵理工为了不让他心中的女神看不起自己,也是拼命的努力追赶。 为了实现这个梦想,他们除了自身加强学习和参与更多的项目设计,不断的总结,还要不定期的去线路板厂现场参观学习。可能有些东西在设计时百思不得其解,而到工厂实际看一眼就明白了许多道理。 这不今天是周六,难得有点空闲,大师兄带队去自己的线路板厂参观学习。 如烟和赵理工跟在大师兄身后,认真的聆听着,不时的驻足观看,不时的记着笔记。 在阻焊工序的品质车间,赵理工突然看到一个女孩子,一个美丽的女孩子穿着防尘衣,坐在桌前,在板子上认真的点着什么。 只见她低着头瞪着一双丹凤眼,盯着板子,长长的睫毛不时的抖动着,放大镜下面的高光灯照耀她白净的脸庞,透着一种迷人的光芒。清丽绝俗,冰清玉洁,绝世独立,高贵圣洁通犹如画中天仙。 赵理工跟着大师兄来到女孩子跟前,终于看清楚了,只见她拿着牙签蘸着阻焊油墨在板子的过孔上,轻轻的涂抹着,涂抹着…… 赵理工小声的问大师兄,板子做好了,还在过孔上面涂油墨,能处理好吗。 大师兄说应该是用油墨盖过孔焊盘,如果过孔数量比较少,是可以返工好的。 为什么现在要盖过孔焊盘呢,当初设计的时候怎么没有考虑直接过孔塞油呢。 女孩好像听到了赵理工的疑问,停下手中的补油的动作,抬起头望了一眼赵理工他们,然后一个故事娓娓道来。 她说她是一个产品公司的PCB设计工程师,来PCB工厂现场帮忙返工,在过孔焊盘的开窗上盖油墨。 当初接到公司的一个产品项目,是一个小型的功放板。 考虑到功放板的功耗及散热的问题。 她特意全板用了16mil的过孔,并且还是开了窗的那种过孔。 下图为过孔的封装设计: 结构工程师设计的时候也特意考虑到了板子散热,在功放的模板下面特意增加了一个不锈钢铸件。 一个是全板过孔开窗,一个要在开窗的区域上面加散热块。 当这两种物体在一起的时候,就有可能真的碰出火花来了。 还真是无巧不成书,好巧不巧,实际板子做出来了,真的是在板子的同一区域,有不同网络的过孔开了窗。 然后再装上了金属散热块,那么在上电测试的时候,不用想,这里就不正常了。下图为贴件后PCB板子。 现在板子不能用了,但是项目急,不能重新制板了。只能在过孔开窗的区域点上油墨,先让测试过了后,再想办法返工其它板子的过孔开窗。 通常的情况是这样的,当你出了质量问题,领导不但要从思想教育你,还要从其它地方警示你。为了让她加深印象,终生铭记,也为了板子的交期,让她到工厂一线去,亲自返工,苦其心智,劳其筋骨。下图为过孔涂覆后的样子。 赵理工怔怔的听着,眼睛盯着美女,陷入沉思中去…… 如烟此时的眼中,看到的赵理工却是一个花痴的模样,于是她轻轻的靠近赵理工。 轻轻的如烟来了,她没有带来云彩,却带来了醋坛子。 “小帅哥你在看啥呢“如烟柔声的问道。 “要是你还没有学习够,就在这里给美女帮忙,给过孔开窗补油。” 说着话,她把手放在赵理工腰间的软肉上,接着说道: “赵理工,你看那个万能表,能测电阻值,还能测试电压,我好久没有测试了。” 然后手掐着赵理工腰间的肥肉,做旋转状,先测阻值转三圈,再测试电流转两圈,要不要再测试个电压呢,小魔女还在津津有味的调试中。 赵理工疼的头上冷汗直冒,大叫一声:“不测试了,如烟。快走,赶紧去下道工序参观。” 赵理工拉着如烟拼命的跑开了…… 这正是: 过孔设计不用慌, 确认塞孔与开窗。 成品之后返工难, 稍有闪失泪成殇。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-09-05
  • 发表了主题帖: 几张图让你轻松理解DDR的串扰

    高速先生原创文 | 黄刚 让你评估高速串行信号的串扰,你会说它们的串扰在-40db以下,没什么影响。但是如果让你评估像DDR这种并行信号的串扰,你说DQ0和DQ1的串扰-30db,DQ1和DQ2的串扰-25db,DQ2和DQ3的串扰……你慢慢数,我先走了。 根据以往的经验,今天大家都会怀着无比沉重的心情来到公司上班,高速先生也表示深深的理解哈,所以今天的文章是非常的简洁而形象的,以便满足大家今天不想多动脑的欲望。记得前几篇文章提到过人工智能的话题,我们就接着说一点技术上的东西哈。在人工智能迅速冒起的热潮中,作为核心算力的DDR模块无疑出了一次很大的风头。因为在追求超大算力的情况下,人们对DDR的容量和速率要求越来越高。我们高速先生接触的算力卡一块比一块小,但是板内的DDR模块却有越来越多的趋势,动不动就上4通道、8通道,甚至更多。而且在颗粒数量不断提高的同时,我们要求的速率基本也越来越高,基本都是2400Mbps起步,最高的有做过3200Mbps的。加上板子密度越来越小,从我们这一年多以来接触的各种DDR的设计来看,可以毫不夸张的和大家说,现在DDR的设计难度可能已经超过了很多人的想象了…… 做过DDR设计的同行都知道,在非常密的颗粒排布下,想成功的把所有的信号拉出来可能都要去条命,然后导通之后还要把手抓稳去做抖一下就让你想剁手的等长(5mil,2mil,我们有见过客户要求做1mil的……),当你以为可以收工的时候,客户还要抱着看上去和你商量的态度说你的间距能不能再拉开一点。 行……我们的设计工程师是非常严谨的,能拉开1mil也是爱的,虽然可能自己也不知道辛辛苦苦拉开的1mil到底有什么用,就好像做等长的时候辛辛苦苦做的2mil等长有什么用是一样一样的。 一般的结果都是这样的:我们工程师经过不断挣扎之后,时间也去得差不多了,客户也终于体谅了我们工程师的痛苦,大家终于强行达成了共识:辛苦了,要不就这样好了。终于,不用再做更严格的等长了,终于不用再拉开0.5mil的间距了。虽然客户的内心是在想:其实应该还可以继续…… 那等长做好了,间距也看起来不能再拉开了,交给我们SI成员进行仿真,在我们的眼中这样的一组数据信号的结果已经是非常不错了。大概是这样的: 从这组数据信号眼图的Aperture来看,整个高低电平的裕量是非常大的,这样的眼图在实际调试肯定是PASS的。但是如果我把一些point标出来让大家再看同一个眼图的话,你们可能会觉得有点惊讶:为什么我的等长都做到了2mil,间距也已经拉开到不能再开了,但是看这组数据的延时居然差了快50ps(下图蓝色mask),电平上面的幅度振荡也超过了100mV(下图红色mask)。 数据信号是严格点对点的信号,我们的阻抗是40欧姆,然后我们的芯片驱动和芯片接收的ODT也是40欧姆,那说明了这样的延时和电平振荡并不是由阻抗不匹配的反射造成的(至少很大部分不是)。那这个时候我们又把目光集中到了很难分析的串扰了。 从我们的专业角度来看,的确是串扰要背这个锅。在这里我们不说一些很复杂的理论和公式,我们仅以下面的几张图来让大家理解串扰到底是怎么影响到我们的电平振荡和延时的。 相邻的两根线会有3种传输的模式,分别是下面这样的: 然后攻击信号达到接收端之后,他们的结果是这样的: 这里回答你们可能想问的两个问题: 1,为什么达到的时间会不一样?共模速度慢,差模速度快,静止排中间。因为在共模的影响下,两线之间的容性最弱;在差模的影响下,两线的容性最强,这时就好像差分线一样,两线互为参考,因此传输延时最快。 2,为什么电平幅度不一样?同样,共模的时候两线电平是同向的,互相补充,幅度偏高;差模的时候两线的电平反向,互相抵消,幅度降低。 所以当这两根线跑不同的随机码型时,你看到的其中一根线的信号是下面这样的就不奇怪了。  再回到我们上面的一组DDR数据信号,对于他们而言就更复杂了,一组8根DQ加上DM信号都有着不同的码型,互相之间的串扰影响就导致了他们的眼图呈现出不同的延时和电平振荡了。其实理论可能很复杂,但是他的表现形式就是这样的。总之,对于像DDR这种并行信号的串扰,还是在时域的角度上去分析会更直观和有说服力。当然难度也摆在这里,你必须把整组信号乃至整个通道的信号一起分析,才能得到串扰影响的最大化。 所以呢,我们做了5mil甚至更小的等长和上面仿真波形的50ps来比,真的是很微不足道。实际上串扰在DDR模块里的确会有更为严重的影响,试想一下,我们在高速串行信号里面5mV的串扰都觉得非常大了,在DDR模块里居然能有上百mV。当然两者还是有很大差异的,高速串行信号的眼图裕量目前和DDR相比还是小很多,一般只有100mV以内,我们目前的DDR系统的高低电平的裕量有几百mV,而且DDR的速率也决定了走线的损耗基本对它没太大的影响。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处 所以我们对100mV的串扰结果还是可以接受,而且从整个波形来看,裕量也还是很大。但是随着DDR的电平越来越低,相应的裕量肯定也会越来越小,到那时候串扰可能就会影响很严重了。

  • 2019-08-29
  • 发表了主题帖: 兄弟认真点,我们是做金手指,不是做金戒指

    本帖最后由 yvonneGan 于 2019-8-29 15:22 编辑 高速先生原创文 | 王辉东 这是一个悲伤的故事,这是一个真实的故事。 人工智能时代的脚步,已经到了人类的家门口,匆匆的脚步,由远及近,“蹭蹭”之声清晰可闻。为了不落后这个瞬息万变的时代,电子行业的刀客剑侠们都在拼命追赶,生怕落下一步…… 夜深了,在通往S市的高铁上,一个英俊的男人,低着头,对着笔记本的屏幕,他正在看一个东西,确切的说是一封邮件。他时而眉头紧皱,时而笑容舒展,时而快速敲键,时而沉思良久,最后他长出了一口气,似乎做出一个重大的决定,点击了邮件回复。 合上笔记本电脑,他靠在座位上。高铁风驰电掣,他的思绪飘到久远。出差很久了,家中的一切可好。妻子说好今晚来车站接他。 想起妻子,想起她那小鸟依人的模样,他脸上露出了幸福的笑容。 手机震动了一下,他赶忙点开一看是妻子发来的微信。 说好去接你,可是又怕车技不行,你自己打车回来吧,饭菜做好了,等着你。 他回复了一句,没关系,不用来了,我下车自己打车回去。 虽然有点失望,但还是有点小甜蜜。 等着这个项目成功了,给老婆买个礼物,钻石恒久远,一颗就破产,那就买个金的吧,他在心中对自己说道。 列车稳稳的停在了站台,随着汹涌的人流,他走到了站外。 他四下张望,刚想伸手拦车,突然看到了一个熟悉的身影。 他看到不远处的她站在几个大妈中间,微笑对着自己招手。 他呆立当场惊喜的不能自已。 只见她雀跃着超过几个向他走来的大妈。 来到他跟前嗲嗲的说道: “帅哥,住旅馆吗,舒适干净保你满意。” 他一把抱住那团柔软,嘴里连忙说着: “住,住,只要价格便宜。” 这样也行,惊得后面那几个大妈面面相觑。 清晨大师兄早早的来到办公室,正在专心的审核DFM项目,突然接到A客户的一个电话,“老兄,有个事情要麻烦你一下,我给你发了个邮件,帮忙看下贵司给我们设计的AI算力卡项目的工程问题。我们PCB加工厂提出了一些EQ问题,项目太急了,我昨晚在高铁上已回复工厂了,拜托看下我回复的是否有问题,谢谢。” 客户的需求,就是我们的追求,新时代的到来,不是大鱼吃小鱼,而是快鱼吃慢鱼。谁慢谁出局,客户也不易。 大师兄应了一声好,放下电话就赶紧点开了邮件,客户前几项工程问题回复的很专业。但是最后一项,关于金手指镀金厚度的工程问题,一下子把大师兄惊的下巴都快掉了。他赶紧喊了一声如烟,理工,你们两个过来下,一起来学习下这个案例。 大师兄他究竟看到了什么,为什么要惊呆呢,为什么要让如烟和理工也一起过来学习呢,且听我娓娓道来。 首先我们要弄明白什么是金手指。关于其的名词解释网上多了去,但是差不多如下: 金手指:(Gold Finger或称 Edge Connector)是将PCB板一端插入连接器卡槽,用连接器的插接脚作为pcb板对外连接的出口,使焊盘或者铜皮与对应位置的插接脚接触,从而达到导通的目的,在pcb板上此区域的焊盘或者铜皮的位置上需要镀上镍金,因为其成手指形状,所以称为金手指。它是一种热插拔技术。 镀金分为镀硬金和软金两种,镀硬金是金和钴的合金,耐磨性能好,多用于金手指板的插头部分。因为金有优越的导电及抗氧化性,为了增加其插拔耐磨性,通常做镀硬金工艺。但因为金的成本极高,并且硬金的可焊性差,所以只应用于金手指等区域局部镀金。 IPC-A-6012C表3-2里面PCB最终涂覆和涂覆层的要求,下图框选处为金手指金厚的要求,如下:   微英寸(uin)通常用u”表示。 通过上图,我们可以IPC二级标准为31.5u”(0.8um)三级标准为49.21u”(1.25um),很多PCB工厂通常把金手指的金厚标准定义为二级做30u”,三级做50u”。 那么1um转换成英制后,究竟是多少微英寸呢。请看下图所示: 说了这么多,大师兄在客户的邮件中究竟看到了什么,让他把美女帅哥召集过来呢。只见客户发过来的邮件中,关于PCB金手指区域的镀金厚度,工厂的工程问题中赫然写道: 大师兄瞬间吓蒙。板厂工程师的建议石破天惊,客户的回复顺水顺风。 那么我们30um等于多少微英寸呢,请看大屏,我们用专业的换算软件来计算,如下: 天哪!1180u”,我们是做线路板的,真不是打金戒指的。这么厚的金,远远超出工厂的工艺能力,工厂是完全加工不出来。但是工厂的工程师却把它建议给客户让其接受。客户也不是很关心常规金手指镀金厚度的标准,就回复了按工厂的建议制作。 听了大师兄的讲解,赵理工连忙笑着说道: “天哪,这么厚的金,客户可以刮下来,给自己老婆做个戒指。大师兄要是有多的板子,也可以给如烟做个金戒指了。” “赵理工,这可是你说的,到时候给你一把刀,你不给我刮个戒指回来,我就给你掐个戒指出来。”林如烟一脸人畜无害,风清云淡。 赵理工闻听此言,脖子一缩,赶紧跑开了,边跑边说道: “如烟,你看这空调有点冷,我去调整下温度,别冻着仙女你了” 看着赵理工狼狈的身影,林如烟的笑声响彻办公室。 人生最大的悲剧,就是成功的骗过自己,并且还挖了个坑,顺手把自己埋了。 客户后来通过大师兄了解这个情况后,也没有再去找他们工厂的工程师,他在静静等待,等待着这个30um金厚的PCB到来…… 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-08-22
  • 发表了主题帖: 糟糕!丝印放到表层走线上面啦

    本帖最后由 yvonneGan 于 2019-8-22 11:27 编辑 高速先生原创文 | 黄刚 信号的速率越来越高,任何一个PCB设计的细节我们都可以让我们纠结半天。从大小波浪到45度圆弧,从0度走线到11度走线,从背钻到盲埋孔,再从表面处理方法到……丝印! 上一篇文章高速先生分享了绿油的影响,结果收到了粉丝们的热烈反响。那肯定是要趁热打铁,继续说一个大家也会很关注的point。前面说了,现在速率越来越高之后,大家对信号质量也越来越敏感了,导致我们PCB工程师走一根线都战战兢兢的了,毕竟这一根线已经不仅仅是连通的作用了。 另外由于表层走线的特殊性,的确又会有很多内层不用去考虑的东西,例如丝印。现在走线越来越密,想把丝印完全不放在表层走线上几乎是不可能的了。 上篇文章说过绿油加在表层的走线之后,就会对本来是裸铜的走线增加非常多的损耗。我们也给出了绿油的常规电气参数,DF值是比普通FR4材料还大的。那么躲开了(或者说是考虑了)绿油的影响之后,又要面临丝印的困扰,又是硬件工程师和PCB工程师面临的一个坎了。 一方面是我们有些客户觉得丝印压在表层线上会带来不小的影响,呃,当然高速先生也不知道他们哪里来的依(zi)据(xin),另外一方面是我们的PCB工程师已经不能再把丝印从走线上移走。当两者的矛盾已经到了一个不能通过“正常沟通”的情况下,我们高速先生就必须站出来解决这个问题。作为一个公正的裁判,我们也会拿出最有利的证据来化解这个矛盾。 光说肯定是不行了,仿真结果又不足以证明,那又只能回到我们的老路上了,那就是测试板进行验证。还是上篇文章那句话,说做就做,唰一声就做出来了。   我们来对比两根同样长度的走线,一根是没丝印的,另外一根做得比较极端,几个大大的丝印压到走线上面。大家可能会问,为什么不把走线全部压满了,留几截不压是什么鬼?别急嘛,下文会告诉你们答案。 不知道为什么习惯卖下关子。我们先大概猜测一下会有什么影响。上篇文章说的绿油是一种很高损耗的材料,可以看作是在走线上面铺的一种介质,它就作用在了走线上面,影响了走线的损耗。那么会不会丝印也是一样呢,它和绿油混合之后会不会带来更大的影响? 好啦,我们来看看测试结果吧。从损耗上面看,有丝印覆盖的情况下损耗的确会比没有丝印时要大,至于大的比例,越往高频比例差会越大,大概会在5%以内, 明显加上丝印后影响是存在的,至少损耗是影响了。那么阻抗呢?阻抗会有什么影响呢?从结果上来看,有丝印的阻抗也会整体低于没有丝印的情况,大概会差别1-2欧姆的水平。   另外为什么高速先生要圈出几个蓝色的点呢?为什么有丝印的走线上会有几个明显的高点。是的,这和我们上文的大丝印不全部压满走线是对应的,我们的本意就是想留出一小段不压丝印来在同一根线上做对比,看看在同一根线上是否会有几个不一样阻抗的点。因为全部压满的话,两根线的区别也可能是由于加工影响造成,但是同一根线上的区别肯定就能很明显的看到丝印和没丝印真正的影响了。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-08-15
  • 发表了主题帖: 我们到底对绿油有多大的误会?用实际案例来解析!

    高速先生原创文 | 黄刚 要绿油?不要绿油?要绿油?不要绿油?走表层线的你们有没有想过这个问题呢?如果没有的话,那就只能说…… 那只能说,恭喜你们咯,你们就不用像高速先生一样纠结啦,哈哈哈。说到内层走线和外层走线的区别,大家就会不由自主的想到了绿油。之前有读过我们高速先生文章的朋友们就会知道,我们曾经有文章讲述过绿油的电气性能,那是相当的厉害啊。   典型绿油的DK/DF如下所示哈,什么!DF达到0.029!!损耗妥妥的一个比普通FR4还差的水平。   所以一些有SI知识的同行就会提出这么一个观点:那么表层的走线上面铺上了绿油岂不是损耗很大?尤其是我们使用的板材DF是很小的情况下,例如M6级别或者以上时,绿油对损耗的影响就更大了。所以,要不在加工时把表层的绿油去掉,直接露铜处理,这样就会大大的降低损耗啦。   根据他们仿真的结果,也还真的是没有绿油的情况下会好很多的嘛。 恩!看起来这个理论好像还真有道理,有理论依据,也有所谓的仿真结果。但是这对于我们高速先生显然还不够,高速先生有时为了证明一个理论,做的事情远远比一个仿真要多。例如,我们会做测试板去验证它。说做就做,于是唰的一声,就做出来了,一根有绿油和一根无绿油的走线的对比。   然后立马对它们进行测试,结果居然是这样的…… 先等等,我们先回顾下之前理论说法和“仿真”结果哈,大家还记得吧?好像是说没有绿油的损耗会比有绿油的好很多是吧。 好,那我们就看看真正按照这个思路加工出来的情况会是怎么样哈!损耗对比还是这个对比,标注还是这个标注,颜色也还是这个颜色,但是内容却不是之前的内容了。 什么!测试的结果居然是没有绿油的走线损耗会比有绿油要大!前面那么毫无破绽的理论指导,甚至还做了一个前期的仿真,结果测试出来的情况却是相反的。 会不会是标注写反了啊。我们从另外一个侧面来验证下是不是反了。很简单,有一个结论一定是对的,就是无绿油的走线在时域上肯定会传输得比有绿油的快,这个就不会有疑问了吧。因为无绿油的时候走线上面是空气,理论DK=1,那就绝对会快。 恩,这下可以确认没有弄反了,从时域的测试结果上看,无绿油的走线真的比有绿油的快。 好,在确定测试结果就是这样之后,肯定会去想原因哈。理论上绿油的DF是很大的,那么没有绿油之后损耗为什么不是变小,而是变大。这个就作为本期的问题了哈。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-08-08
  • 发表了主题帖: 为什么PCB上的单端阻抗控制50欧姆

    本帖最后由 yvonneGan 于 2019-8-8 17:08 编辑 高速先生原创文章| 周伟 很多刚接触阻抗的人都会有这个疑问,为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆?这是一个看似简单但又不好回答的问题。在写这篇文章前我们也查找了很多资料,其中最有知名度的是Howard Johnson, PhD关于此问题的答复,相信很多人都有看过。 为什么说不好回答呢?信号完整性问题本身就是一个权衡取舍的问题,所以在业内最著名的一句话也就是:"It depends……" 这就是没有标准答案,仁者见仁智者见智的一个问题。今天高速先生也就这个问题综合各种答复来简单总结下,在此也是抛砖引玉,希望更多的人可以从各自的角度出发总结出更多相关的因素。 首先,50欧姆是有一定历史渊源的,这得从标准线缆说起。我们都知道近代电子技术很大一部分是来源于军队,慢慢的军用转为民用,在微波应用的初期,二次世界大战期间,阻抗的选择完全依赖于使用的需要。随着技术的进步,需要给出阻抗标准,以便在经济性和方便性上取得平衡。在美国,最多使用的导管是由现有的标尺竿和水管连接成的,51.5欧姆十分常见,但看到和用到的适配器/转换器又是50欧姆到51.5欧姆;为联合陆军和海军解决这些问题,一个名为JAN的组织成立了,就是后来的DESC,由MIL特别发展的,综合考虑后最终选择了50欧姆,并且特别的导管被制造出来,并由此转化为各种线缆的标准。此时欧洲标准是60欧姆,不久以后,在象Hewlett-Packard这样在业界占统治地位的公司的影响下,欧洲人也被迫改变了,所以50欧姆最终成为业界的一个标准沿袭下来,也就变成约定俗成了,而和各种线缆连接的PCB,为了阻抗的匹配,最终也是按照50欧姆阻抗标准来要求了。 其次,从线路板制作可实现的角度出发,50欧姆实现起来比较方便。从前面阻抗计算公式可知,过低的阻抗需要较宽的线宽以及薄介质(或较大的介电常数),这对于目前高密板来说空间上比较难满足;过高的阻抗又需要较细的线宽及较厚的介质(或较小的介电常数),不利于EMI及串扰的抑制,同时对于多层板及从量产的角度来讲加工的可靠性会比较差;而50欧姆在常用材料的环境下普通的线宽和介质厚度(4~6mil)即符合设计要求(如下图一阻抗计算),又方便加工,慢慢的成为默认选择也就不足为奇了。   第三,从损耗的角度出发,根据基本的物理学可以证明50欧姆阻抗趋肤效应损耗最小(摘自Howard Johnson, PhD的回复)。通常电缆的趋肤效应损耗L(以分贝做单位)和总的趋肤效应电阻R(单位长度)除以特性阻抗Z0成正比。总的趋肤效应电阻R是屏蔽层和中间导体电阻之和。屏蔽层的趋肤效应电阻在高频时,和它的直径d2成反比。同轴电缆内部导体的趋肤效应电阻在高频时,和他的直径d1成反比。总共的串联电阻R,因此和(1/d2+1/d1)成正比。综合这些因素,给定d2和相应的隔离材料的介电常数Er,可以用以下公式来使得趋肤效应损耗最小。 在任何关于电磁场和微波的基础书中,都可以找到Z0是d2,d1和Er的函数。   把公式2代入公式1中,分子分母同时乘以d2,整理得到              从公式3分离出常数项( /60)*(1/d2),有效的项((1+d2/d1)/ln(d2/d1))来确定最小值点。仔细查看公式3的最小值点仅由d2/d1控制,和Er以及固定值d2无关。以d2/d1为参数,为L做图,显示d2/d1=3.5911时,取得最小值。假定固态聚乙烯的介电常数为2.25,d2/d1=3.5911 得出特性阻抗为51.1欧姆。很久之前,无线电工程师为了方便使用,把这个值近似为50欧姆作为同轴电缆最优值。这证明了在50欧姆附近,L是最小的。 最后,从电气性能的角度看,50欧姆的优势也是综合考虑之后的折中。单纯从PCB走线的性能来说,阻抗低比较好,对一个给定线宽的传输线,和平面距离越近,相应的EMI会减小,串扰也会因此减小,同时也不易受容性负载影响。但从全路径的角度看,还需要考虑最关键的一个因素,那就是芯片的驱动能力,早期大多数芯片驱动不了阻抗小于50欧姆的传输线,而更高阻抗的传输线由于实现起来不便,所以折中采用了50欧姆阻抗。 综上所述:50欧姆作为业界的默认值有其先天的优势,同时也是综合考虑后的折中方案,但并不是说就一定要用50欧姆阻抗了,很多时候还是取决于与之匹配的接口,如75欧姆仍然是远程通讯的标准,一些线缆和天线都是使用的75欧姆,此时就需要与之匹配的PCB线路阻抗。另外还有一些特殊的芯片通过改善芯片驱动能力,来降低传输线的阻抗,以此得到更好的抑制EMI和串扰的效果,如Intel的多数芯片要求阻抗控制在37欧姆、42欧姆甚至更低,在此不再赘述。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处。

  • 2019-08-01
  • 发表了主题帖: 仅仅只是简单的阻抗控制吗?用实际案例来解答!

    此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处   一博科技自媒体高速先生原创文 | 吴均  黄刚   “我只是要求控个阻抗,你就建议做仿真,忒不厚道了”   这是上周高速先生队长和公司某市场人员的对话,客户的要求是从锡手指到金手指,整个通道的阻抗控制在100Ω±10%。但是之前客户自己做了两个版本,最终测试的阻抗都没有达到要求,所以联系我们市场人员重新设计。   我们的市场也是“身经百战”了,想着不就是100Ω阻抗控制吗?手到擒来,说干就干开始设计。快要投板的时候,不知道怎么总是感觉不对,找高速先生咨询。高速先生团队在了解了客户的详细需求之后,确定了仿真方案。然后我们的市场人员就“代替”客户“发飙”了:我只要求控制一下阻抗,你们就建议做仿真,忒不厚道了……   高速先生有苦说不出,只有回到主场,来讨论一下,看看“不就是100Ω阻抗控制”,是一个什么样的要求……   回到我们的设计上,10G光模块的转接板设计,看起来是一个非常简单的板子,由三部分组成:锡手指,走线和金手指。   叠层也是灰常的简单,4层板,普通FR4板材。   我们再把客户的2版测试背景简单描述一下,是用我们熟悉的SMA进去(测试夹具),然后光模块和转接板连接,通过金手指进到转接板上,然后手指那边出来之后连接cable。   客户测了两版,其中第一版阻抗很低,是由于设计的问题,把金手指和锡手指焊盘的下层都铺了地,导致两边焊盘的阻抗都偏低,因此拉低了整体阻抗。   后面第二版,吸取了前面的经验后,根据polar等阻抗计算软件去精确算金手指焊盘的阻抗,然后通过了修改金手指焊盘的大小(pad修改成0.55mm,间距0.25mm),自信满满的算到100欧姆,其实会算这种共面阻抗已经很不错了,小编身边也不是所有的小伙伴都会呢……   结果制板一出来(就是上图的第二版),发现金手指的阻抗还是明显偏低,只有93欧姆左右。然后就各种怀疑啦,怀疑板厂的加工能力,怀疑软件算得不对,接着甚至怀疑起。。。人生来了。   然后这个困难的job就交给了我们,下面是小编的show time了,会重点分析金手指的部分,我们要怎么样去优化它,让它和实测的阻抗差异不大呢?   首先我们的软件算得对不对呢?怎么会有那么大的误差?我们把金手指的部分拿去精确仿真下看看。   为了区别开锡手指,走线和金手指的位置,让大家看得更请楚,我们故意把走线的阻抗调整到95欧姆走线,这样两端的变化能区分开来。我们的仿真结果是这样的:   金手指焊盘这部分我们仿真出来阻抗也还是100欧姆,和软件算出来相同。   那说明算阻抗的软件没问题,那为什么实测的结果会差异那么大呢??   我们必须要知道一点,我们实测的时候金手指是要插进slot槽里面才能连通的,所以真正工作的时候金手指部分就不仅仅是焊盘了,它实际上是两个结构键的结合,我们一般会把这种情况称为launch结构。所以这个时候整个结构就变成下面这个模型:   然后我们把两个结构合起来再进行仿真的话,从仿真结果可以看到,金手指的阻抗就变成了93欧姆左右了,这个就跟我们实测的数据很接近了。   看来我们这种launch的仿真是比较准确的,那问题来了,我们怎样才能获得实测接近100欧姆的金手指的设计呢?   我们看之前的设计,表底层的金手指下方都已经没有了参考,那我们只能通过修改金手指焊盘的大小从而提高launch后的阻抗了,我们直接扫描不同焊盘大小情况下的仿真结果,最后发现,当我们的焊盘修改为0.47mm时,仿真结果表明金手指的焊盘能基本达到100欧姆。   你们会不会很好奇另外一个问题,如果按照修改后的焊盘大小在polar等类似阻抗计算软件里面算阻抗的话,算出来会是多少呢???115欧姆!!!   是不是颠覆了你们的想象?事实就是这样的,因为经过launch之后,焊盘launch后面的stub会拉低该部分的阻抗,而且会根据本身焊盘的长度不同而变化,所以单纯的焊盘阻抗计算是几乎没有指导意义的,可能只会有误导意义。只有我们具备仿真条件的情况下才能通过比较精确的三维仿真把它的阻抗表征出来。   最后还是拿这句话结尾哈:“我只要求控制一下阻抗,你们就建议做仿真,忒不厚道了……”是不是突然觉得不做仿真的话,板子做出来结果就真的有点怕怕的呢……

  • 2019-07-25
  • 发表了主题帖: 为什么要TX RX分层?用数据说话!

    高速先生原创文|刘丽娟 对于TX、RX分层这件事,我常会听到3种声音: “什么是分层?额……那你看着办喽” “为什么让我分层,以前的产品都没分层,不也跑得好好的吗?” “为什么不给我分层,别人都说要分层,你这样做,我的产品到时候不会出问题吗?” 对于第一种看着办型的佛系客户,个人表示很喜欢!那是相当信任我们呀~~ 对于后面两种声音:分层的意义是什么?什么情况必须分层?今天就来答疑解惑,用数据说话。 1.非过孔区域,TX、RX同层走线 我们所说的TX、RX分层,主要为了解决BGA区域、连接器区域的过孔与线的串扰,在BGA出线时TX、RX实现了分层,那么在BGA外部自然而然也是分层的。 我们先看看BGA外部TX、RX不分层(即TX、RX同层走线)的情况,串扰有多大。 在上图所示的结构中,TX、RX同层布线,差分线的线宽/线距一样,W/S1=6mil/9mil,当TX、RX之间的线间距S2没有按照3W或5H的线间距做,而是小于3W时(仿真用15mil),走线长度1inch时,TX与RX之间的近端串扰NEXT的量在48dB,如下图所示: 图1:线对线的串扰@1inch 图1:线对线的串扰@20inch 从上面图1、2可以看到,只要按照常规3W或5H的线间距去要求TX与Rx之间的距离,近端串扰、远端串扰量在45dB以下,并不大,是可以接受的。 2.过孔区域,TX、RX同层走线 BGA区域、连接器区域是一个道理,都是过孔集中区域,且过孔之间的间距固定,Trace只能在狭小空间里穿过。下面我们就仅以BGA区域为例进行说明。 任何产品都要用芯片,有芯片就绕不开BGA区域布线问题。假如TX、RX不分层,而采用同层出线,比如下图所示,TX、RX都从layer6出线: BGA区域最常用的换层过孔是0.2mm的Via(具体尺寸是完成孔径8mil、焊盘直径18mil、反焊盘直径27mil)。 在这种情况下,在12.5GHz处TX对RX的近端串扰量是47.5dB。 当然有同学会觉得47.5dB的近端串扰依然很小啊,但是这47.5dB联系实际产品,看看情况如何? 情况1:在实际产品中,在BGA区域TX信号是芯片刚刚发出来的未经衰减,信号幅度高达800~1200mVpp,但是RX信号是翻山越岭、跑了二三十inch,信号幅度只有100mVpp,情况差的只有80mVpp。80mVpp的柔弱信号是否扛得住来自1200mVpp壮汉的小拳拳?   情况2:BGA区域都是把TX/RX pin map集中在一起,意思就是80mVpp的RX信号左右各站了一个1200mVpp的TX壮汉,两个壮汉左右开弓的小拳拳,是否还扛得住?   情况3:再配合背板,至少要涉及两个连接器,有时可能需要穿过多个其它线卡的连接器,也就是说80mVpp的Rx信号在到达接收芯片端之前,已经挨了各种规格的小拳拳,有来自1000mVpp的、来自800mVpp的、600mVpp的……   情况4:加工环节的层偏,会让1200mVpp的TX信号贴近80mVpp的RX,小拳拳近了,打的更疼了。   总结下来就是:不同的链路对于47.5dB@12.5GHz的串扰容忍度是不同的,比如下图所示,当通道插损只有11dB时,它能扛8个47.5dB @12.5GHz的串扰,但是当你的通道插损达到20dB时,连4个47.5dB @12.5GHz的串扰都扛不住了的。 如果我们在考虑层偏的恶化效果,比如层偏3mil,使得线离过孔更近了,如下图所示: 同样通道插损只有11dB时,在同样的布线情况下,只是在生产加工环节发生了层偏,原本能抗8个47.5dB @12.5GHz的串扰,现在连4个都扛不住了。层偏量对串扰的影响会使得预计的系统裕量急剧减小! 对于信号速率不高、RX走线长度不长、只经过一两个过孔区域的情况下,换句话说,就是Rx自身体质不错,扛揍,在加上旁边的小拳拳也不多的情况下,可以TX/RX同层。不同的系统能扛不同的串扰,只是在前期如果实行了TX、Rx分层,能省很多事。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2019-07-18
  • 发表了主题帖: 走自己的线,就让SI工程师说去吧

    SI工程师:“关于这部分的走线,你可能要全部改”。   没想到竟得到了SI工程师这样的回答:“不是,我是希尔瑞斯(No, I'm serious)” 短短的几句话其实可以means a lot,既体现了SI工程师看起来很专业的判断,也表达了客户和PCB工程师对此的无奈和困惑,同时还深深的揭露出他们沟通的不顺畅(请执行脑补哭笑表情) 。好吧,原谅我迟迟进入不了主题,对于客户和PCB工程师的困惑,作为SI工程师表示理解,这是客户在我司设计的同类产品的第三款,相同的主控芯片、颗粒和速率,是之前版本的升级,在客户角度理所当然就认为和之前一样的走线拓扑就ok了,请让我再详细介绍下该项目的技术背景。这是一款nand flash(闪存)的设计,我们都知道它的芯片大概就长这个样子。 这块芯片会有两个通道,从客户的这几个版本的做法看,客户是比较勇于挑战和创新的,他们详细的方案分别如下所示: 正所谓图糙理不糙,我们知道,每个nand flash主控芯片的通道数肯定是有上限的,那么你想不断增加容量的话,单纯依靠增加flash芯片的数量是不行的,更重要的是需要对通道进行复用。就好像客户这三个版本一样,第一个版本,每个通道都拖一个颗粒芯片的一个通道,就是最简单的一拖一的结构;第二个版本,每个通道拖两个颗粒的一个通道,就是一拖二的结构;第三个就很厉害了,每个通道同时拖两个颗粒的2个通道,从拓扑来看的话就是一拖四,这样主芯片的通道就能够连更多的颗粒。 点对点的结构就没有什么拓扑可言,在常规的533M的速率下基本上你把走线阻抗控制好就没什么问题。客户在第二版尝试一拖二的这种结构时,优先考虑了fly-by的拓扑,正如上图所示一样,然后发现也还好,信号质量都能满足要求。然后就到了我们这篇文章重点描述的第三版了,一拖四的拓扑,就出现了前面的问题了,客户就还是认为走fly-by结构依旧不会有什么问题。客户这种心态,作为SI工程师可以理解,上一版成功的拓扑当然直接移到这一版来嘛,心态可能就像下面这六个字啦。 然而我们SI工程师是很严谨的,无论客户解释得如何无奈,投板时间如何紧张,我们都会以仿真结果来回应。 我们选择一根控制信号WE来进行仿真,最初设计的fly-by拓扑就是这样的: 我们能清楚的看到,颗粒是正反贴的放置,每个颗粒的两个通道也合并在一起,形成一个一拖四的拓扑。通过仿真后,发现结果是这样的: 这里只列出了有差异的两个pin接收的波形,为什么只有两个,因此这种结构,类似一个fly-by加小T,因此上图前面两个pin和后面两个pin的波形几乎是相同的,因此为了方便理解,这里列出了差异大的两个波形,我们可以看到红色的波形看起来还是可以的,因为它是在末端的波形,但是蓝色的波形看起来会很糟糕,各种非单调,回沟,肯定是不满足要求,原因就是因为这两个pin处于链路的中间,会受到很多的反射。 这个时候还在坚持fly-by拓扑显然是没什么出路的了,作为SI工程师,不仅要验证出现有拓扑的问题,更重要的找到可以优化的拓扑。这个时候小编用自己并不熟练的layout能力,勉强的画出了想到的优化拓扑,就是下面这样了: 通过自己自导自演的仿真后,发现效果竟然比较理想(其实小编心里也是有点那啥数的,故意制造一个惊喜的气氛)。 首先我们看到T拓扑和fly-by拓扑直观上的区别就是,两组pin的时间一致,波形是重合的。另外T拓扑由于对称的结构,可以很大程度的相互抵消反射,因此能维系自身一个很好的波形,So far so good!!! 当然客户和PCB工程师在证据确凿下接受了我要求改动的建议,但是往往理想很丰满,现实会比较骨感一丢丢。这个改动可能比他们想象的会大那么一点点,是的,比较大的一点点。 为什么这么说,因此改拓扑之后需要整组走线一起改,包括地址控制和数据都需要改成T拓扑,更致命的point是在下面,你以为是只有一两个通道?实际上是这样的: 不好意思,我不忍心再列下去了,这个受伤的案例告诉我们,有时候单凭经验和前面版本是不足以让你很潇洒的投新板,一招鲜在这个慢慢变得高速,拓扑变得复杂的时代可能会有点out了。有时候假如你先做一个通道然后让我们SI工程师瞄一下的话,可能你不用深夜11点还在公司独守空房。我们SI界这几年流行一句话,说是以后会迎来SI的春天。希望我们的春天也是客户和PCB工程师的春天,并不是反而让你们觉得是加重了你们的工作和流程。   此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

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