yvonneGan

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深圳市一博科技股份有限公司

  • 2020-08-06
  • 发表了主题帖: 你相信有一天BGA里面不能走差分线吗?

    本帖最后由 yvonneGan 于 2020-8-6 15:21 编辑 作者:黄刚(一博科技自媒体高速先生团队成员) 你肯定会相信阻抗不匹配影响PCB性能;你会相信等长做得不好影响DDR的时序;你也会相信PCB太长的话高速信号会有问题;但是如果我们告诉你总有一天BGA芯片里面不能穿差分线的话,你会相信吗? 所谓BGA,也就是学名为球栅阵列封装的芯片,是芯片封装界发展到今天为止算是集成度最高的封装技术了哈。小则几百pin,多则几千pin都密密麻麻的按照一定的pitch间距进行排列,我们目前常用的pitch为1.2mm,1mm,0.8mm这些。   那么说到密集,大家肯定都有过这样的经历,也就是处于BGA里面的高速信号如果要走出BGA的话,一般会在pin的位置去做fanout,也就是所谓的BGA扇出,然后通过一个内层(当然底层也可以)从BGA里面层层进行突围,直到走出BGA区域为止。有的时候,这对走线在走出来的过程中经过的地方可谓是非常的坎坷,坑坑洼洼的,例如下面这样,做过高速信号PCB设计的粉丝们应该都很清楚为什么会这样了哈。 我们知道,高速信号的过孔是要进行反焊盘处理的,那么这个时候我们就会发现,一对从BGA里面走出来的线可能需要经过若干个过孔反焊盘的边缘。为什么叫边缘呢?因为过孔反焊盘理论上是挖的越大越好,这样才能最大程度的提高过孔的阻抗,因此在走线经过的区域,基本上是走线上下的参考平面就会被反焊盘挖空掉,也就是在过孔的区域,走线是没有多余的参考的。 如果要问大家这个时候是保证过孔的阻抗呢还是保留那么一小段走线的参考平面,我相信百分之80以上的人都说是保证过孔的阻抗,大家的意见都是也就几十mil的走线少一点参考平面能有多大的影响,再说了,又不是完全没参考平面,只是没有多余的参考平面而已嘛。另外很重要的一点就是,这个是作为PCB设计界一个通用的处理方式,而且在大多数产品做出来之后都是没有问题的。因此大家也就觉得是一个很稳妥的设计方法了。 但是高速先生总喜欢对一些看起来很正常的设计理念进行“挑战”,这次我们就针对BGA穿线是不是真的没有问题进行研究。我们做了一块测试板,验证下在1.0mm pitch BGA间距的情况下穿线的影响。如下所示:我们在1.0mm的BGA下穿过一对差分线,然后模拟经过若干个其他走线的过孔反焊盘区域的情况,我们来看看这对走线本身的性能如何。 经过我们对几块板的同一个待测物的测试结果对比发现,结论是惊人的一致!!!它的损耗不会是一条我们认为的平直的曲线,其中在25GHz之后有非常巨大的谐振点。 那个,我相信大多数粉丝们都能看懂上图的插入损耗曲线,至少能分辨出好还是不好。如果你们对S参数还不太熟悉的话,我们高速先生队长还专门亲自拍摄了一个通俗易懂的小视频,可以帮助大家更深入的了解S参数这个SI重要的概念哈。 http://https://www.bilibili.com/video/BV1ET4y1j77X 好,我们继续往下讲,从这个糟糕的S参数来看,我们大致可以判断它的可用范围在25GHz内,如果大家还是对频域参数不是很熟悉的话,我们换成大家喜欢的时域来分析哈。从上面的损耗参数来看,走现在很成熟的10Gbps到25Gbps应该都是没太大问题的,那我们就直接跳过10G到25G,从56Gbps起步来衡量。那放到我们现在也做得比较多的56G-PAM4的高速设计上,我们看看如果发送一个理想的56G-PAM4信号源经过这个BGA扇出之后会是怎么样呢? 恩,看来这个BGA的扇出设计对于56G-PAM4还是OK的,那我们再来个更厉害的?目前业界已经开始对112G-PAM4进行研究了,那高速先生也尝试下加入一个112G-PAM4的信号源进去,看看经过这个BGA扇出之后会是什么情况。结果如下所示: 从上面的眼图可以看到,就只是经过了一个BGA扇出之后眼图就“凉”了一半了,压根都还没开始走线,加上走线的话估计就……呃! 就像前面所说的,在112G来临的时候,如果还是像上面一样的BGA扇出的话,这对差分线的性能会大打折扣,甚至可能一个我们认为很简单的扇出设计就消耗掉整个通道的裕量。BGA扇出虽然是个很简单而且约定俗成的设计,但是在信号速率越来越高之后,信号的性能会受到越来越多因素的影响,比如BGA的pitch大小,过孔反焊盘设计,叠层设计,线宽线距选择,加工误差等,使得原本看起来一个很平常的设计都可能出现问题,这可能也变成我们SI未来要去思考的问题了。

  • 2020-07-30
  • 发表了主题帖: 有些测试,还真不是你够努力就能测出来的

    作者 | 黄刚(一博科技高速先生团队队员)   据说人生这三个方式能解决几乎所有生活中遇到的问题:“多喝水”、“重启”和“不行就算了”。放在高速先生前面的话,“喝水”和“重启”自然不在话下;对于“不行就算”?努力的高速先生通常不会,但是面对下面这个测试,高速先生也一度产生了这个想法……   高速先生听说过很多SI的结论,也通过测试能逐一的把它们呈现出来。我们做过了几十款的测试板去验证业界已有的或者自己脑洞大开“创造”出来的一些SI的结论,基本上大多都是通过一次测试就能把结论验证清楚,然而有一个DUT(待测物),高速先生印象中做了5,6个测试板都依然没把它真实的特性测试出来。恩,没错,就是今天的主人公,玻纤效应。它的影响和原因高速先生已经在以往的文章中分享了N+1遍了,这里再再再一次不重复了哈。但是理论是理论,那么到底能不能从真正测试中去测出来它的影响呢?我相信业界都很想测试出来而又很难以测试出来。高速先生以往也一直很努力想去实现这个目的,一开始高速先生也和业界一样,使用着最常规的方法进行玻纤效应的测试,那就是“碰运气”。也就是做一大把一样的差分线在测试板上或者在同一批次上,希望总有那么几对能呈现出玻纤效应的影响特性出来。   是的,我们期望的是在可能几十对差分线里面发现一对是下面这个样子的,也就是刚好一根走在玻纤上,一根走线空窗上,这样的话才能看到由玻纤布带来的影响。   因此为了验证的效果我们一般都会选取玻纤开窗比较大的PP类型,也就是传说中的“1080”。由于它的玻纤编织窗口比较大,玻纤和窗口(也就是填满树脂的位置)的DK(介电常数)会有所差异,我们差分线P和N分别走到不同DK的位置表现出来的影响就称为玻纤效应咯。它的影响主要来自和P和N经历了不同介电常数之后的延时会不同,我们知道skew对差分线会产生比较大的影响,这和走线的不等长产生的时序问题是类似的。   关于时序,可以观看下高速先生队长亲自拍摄的视频哈,讲得通俗易懂。 https://m.bilibili.com/video/BV1Uk4y1q75Y 但是现实中差分线不会那么听话的刚好走到这个特定的位置,因为加工的时候对PP的裁剪和摆放都是随机的,而我们设计的走线是无法预先知道,所以对于这种偶然的现象,一般来说测试很多对5inch,10inch的差分线都是以下这个结果。差分对间P和N的skew也就是那么1ps以内,压根测试不出来理论上所说的几个ps到10几ps的差别。   高速先生的测试经验告诉我们,通过增加测试的差分对数量去捕捉玻纤效应并不一定能成功(很大概率会无功而返),原因在于设计的差分线并不能很好的找到玻纤布空窗的位置,另外差分线的线宽和间距和玻纤的间隙也会互相重叠。因此我们能不能找到一个可以无视前面的限制的测试思路呢?   高速先生对玻纤布进行了一些定量的研究,发现它们有几个特点,一是有规律的编织,每一行/列基本一致;另外是空窗的大小在几mil到十几mil之间(看不同的pp类型)。然后……高速先生就想到了一个理论上一定能测试玻纤效应的方法!   来了来了,本文的核心内容来啦!我们用单端线进行设计,这样首先就能规避差分线同时在空窗或者玻纤上从而掩盖玻纤效应的问题,然后我们同样的做8到10根单端线,但是和之前任意摆放不同的是,我们这边的单端线要遵循一个规律,就是以1mil的间距进行递增来摆放,也就是下图这个设计了。   为什么要把间距做成这样了,估计厉害的粉丝们已经看明白了。就是让设计在玻纤的无规律中去捕捉规律,我们虽然不知道哪个地方是我们需要的空窗位置,但是按照玻纤的排列方式以及空窗的大概长度,我们以1mil进行有规律的递增时,理论上总有一根能进入到空窗里面,当然也会有一些完全不在空窗里,正好能测试出两个极端的情况。   说做就说,我们立马进行了设计,然后一会之后就拿到了加工出来的板子。高速先生迫不及待进行了测试,从测试结果来看果然验证了之前的设想。我们测试了同一个板上设计的有规律单端线,然后去看每根线的延时对比。我们把每根走线的延时汇总在一起发现,最极端的两根单端线的延时差达到了16ps!!!   这个时候大家可能无法想象到为什么高速先生会对16ps连给三个“!”,我们还可以做这么一个操作:把任意两根单端线合成一对差分线,来看差分线的损耗结果。我们从上面的很多根单端里选出两个延时差异最大和两根差异最小的来进行差分合成,它们的损耗和模态转换结果对比如下:   可以看到插入损耗在10GHz以后就明显的变差,后面频段的损耗几乎增加了一倍。当然这都是由于两根单端线的延时造成模态的转换,所以也是充分说明了对内skew的差异对差分线的影响程度了。

  • 2020-07-23
  • 发表了主题帖: AC耦合电容的影响,你真的知道吗?

    作者 | 黄刚(一博科技高速先生团队队员) 原理图上看似轻描淡写,PCB设计加班到半夜。随着信号速率越来越高,原理图的内容在PCB设计上去实现变得越来越难,图纸上任意的一根理想连线或者器件到了PCB工程师这里可能也无从下手。不信?那就接着往下看呗!   随着速率越来越高,原理图上的一根连接线在PCB设计上就包括了阻抗匹配,长度约束,加工偏差,板材选型,等长设计,过孔设计等内容。那么广大硬件工程师可能会不服气了:那就不说线,说下元器件,这一块是我们的强项了吧!我们在器件选型上也花了很多时间,而且也要很熟悉硬件原理的,然后你们在PCB上把封装建出来然后放到PCB板就可以了嘛。乍一听,好像硬件工程师们扳回一局了,但是高速先生依然要和你们“争执”下去,我们要说的是,即使是一个简单的电容,其实在PCB设计也是很有学问的哦,你们确定了解吗?   今天我们来讲一下高速串行信号中非常常见的AC耦合电容。对!就是下面原理图里面的这个玩意。我们今天就来研究一下它对高速信号的影响。  作为一个电容,可能更多的粉丝会在电源网络中见到过它们。一般来说,电容用在电源网络中起到去耦的作用,也就是抑制高频噪声的作用。一般来说,我们加入了不同容值的电容,就能够起到降低某些频段的PDN阻抗的作用。如下所示,我们加入了一个在高速链路中常有的0.1uF电容,也能够压低10M到25MHz频段的阻抗。为什么是这个频段,为什么不能压掉全频段的阻抗,这个高速先生也提过很多次了,今天它不是主角,就不再重复了。   那么如果同样的电容放在了高速串行链路中后,它对高速信号的性能有什么影响呢?为了公平起见,我们还是从原理上和PCB设计这两点去分析哈。 首先从原理上而言,当然大家都知道AC耦合电容是用于隔直流,也就是在共模信号隔掉。从这一点来看,貌似就是一个很简单的原理。但是我们需要知道,电容本身其实就不是理想的东西,即使它不焊接到PCB上面去,它也是由下面的等效参数来组成一个电容,我们把这些参数叫做电容的寄生参数。   所以从仿真中就能看到,一段若干长度的传输线加上一个0402的电容的情况下,电容本身带入的寄生参数会增加一定的损耗。   其实这个时候大家就会惊讶的发现,同样的0.1uF电容,如果采用不同的封装大小时,结果肯定会有所不同。   因为封装越大的电容,它本身的寄生参数也就越大,因此寄生电感带来的损耗会更大。所以单从这个器件选型的角度看,选择封装越小的电容影响也是越小的。   另外扩展一下哈,对于如何去查看PCB走线的寄生电感,寄生电容等设计小技巧,可以去观看高速先生队长亲自拍摄的视频。 https://www.bilibili.com/video/BV1gg4y1i7ms 当然从上面的内容看,从0201到0603的电容选型,仿佛觉得对损耗的影响也不是很大嘛,再说如果选择0201的话,其实基本就没有影响了呗。恩!这个观点高速先生其实勉强算同意吧,那么我们再来看看如果把这个电容加到PCB板上之后会怎么样呢? 高速先生大概做了一个3D的模型,可以用来分析下一个0402的电容放在PCB焊盘上到底对信号质量有什么影响。   这个时候你们就会发现,影响到信号性能的因素就不仅仅是电容本身的寄生参数了,反而是变成了如何去优化电容体+焊盘的阻抗了。阻抗如果不匹配的话,它对回波损耗和插入损耗的因素是非常大的。有多大呢?高速先生列出我们仿真的数据如下,一个未经过仿真优化的电容结构带来的插入损耗和回波损耗的结果如下:   这个时候我们再来对比下理想的电容和放到PCB上未优化的电容对于损耗的对比。   这个时候你们就能明显看到差别了吧。这其实也说明了仿真对电容优化的重要性,电容绝不只是摆到PCB焊盘上面就OK了哈。 当然时间关系,其实还有很多关于电容在PCB上要注意的点来不及说哈,例如不同封装大小的电容的优化方向,电容在高速链路中不同位置的区别等等,有机会高速先生再和大家一起分享吧!

  • 2020-07-16
  • 发表了主题帖: 当删则删,这种电容本不该出现

    作者:姜杰  (一博科技自媒体高速先生团队成员) 2020年转眼过半,国内疫云渐消,形势向好!高速先生队长领衔的团队在前方马不停蹄的奔走于上海慕尼黑电子展和各地研讨会,所到之处,座无虚席。 后方的研发团队也是一刻不松懈,紧张有序的应对国内外客户的各种技术需求。高速先生最近遇到的这个案例恰好可以和之前一期短视频《百兆赫兹的电源去耦如何hold住Gbps的高速信号》形成呼应,顺便也对视频最后的问题做个答复。 简单介绍哈案例的背景:客户提供了电源信息及板级电容配置,需要我们做电源的PDN阻抗仿真。围绕PDN阻抗仿真报告,我们展开了三个回合的较量友好交流。 客户疑问:目前所显示的去耦频段只到100MHz,不足以展示平面等效电容的作用,希望拓宽频段至GHz。 关于平面等效电容的去耦作用,其实高速先生之前也有做过研究,为了避免不同容值电容去耦频段差异带来的干扰,测试板采用了容值、封装等参数一致的电容配置,最后得到去耦系统在板级不同频段的作用图示如下: 可以发现,其实平面等效电容的去耦效果并没有预期的那么好,而且平面电容与板级电容通常还会有个比较高的并联谐振点,这对中高频段的滤波也是不利的。当然了,原理跟客户讲到了,也要拿出数据才有说服力,于是,我们按照客户要求将PDN阻抗的频段拓宽至GHz。 看到寄予厚望的平面等效电容并不给力,客户并没灰心,提议加两个pF级的电容看能否将PDN高频段的阻抗压下来。  就冲这个方案,就得给客户点个赞,因为能想出这个方案,说明客户对电容去耦的频段非常了解。这个方案在理论上也是可行的,不过,理论可行的另一个意思就是实际不行。于是,较量进入第二回合。 我们不妨先看看村田某型号0402封装100pF电容的阻抗曲线: 该电容的谐振频点在678MHz,虽然还达不到1GHz,但是相对于uF级电容已经是很大的提升了。那么,按照客户的要求在板子上增加两个pF级的电容后的PDN阻抗又是什么情况呢?结果又让客户失望了,电容增加前后的阻抗曲线基本重合,几乎没有变化! 客户沉默半晌,牙缝里恨恨的崩出一个字:加电容!看到客户执着的样子,高速先生想劝又不忍心,最后还是决定用仿真结果说话。 这次,索性将1nF和100pF的电容一次各加10个,看效果如何。 结果让客户崩溃,20个电容加下去,一点水花都没见着,阻抗曲线依旧波澜不惊。不过,这却在高速先生的预料之中,问题的关键就在于板级去耦电容的安装电感。由于pF级的电容去耦的频段较高,而在这个频段,电感将起主导作用,板级电容又受到安装电感的局限较大(具体可参看下图黄色路径),最终将湮没此类电容的去耦效果,这也是其它板级小容值电容发挥去耦作用的最大障碍。 回到本文标题,作为一名严谨的攻城狮,有必要加以补充:当删则删,容值pF级的板级去耦电容本不该出现。

  • 2020-07-10
  • 发表了主题帖: 从fail到pass,DDR调试到底经历了什么?

    作者 | 黄刚(一博科技高速先生团队队员) 做DDR的调试无非以下三种结果:调试fail、调试pass和调试很久才pass。你可能永远也想象不到PCB工程师花几天设计出来的DDR模块在加工出来后调试就多久才pass,一天?一周?一个月?甚至……   高速先生近几年来在DDR设计仿真取得了长足的进步,这要得益于AI(人工智能)的热潮,作为该领域的核心产品,AI算力卡成为近年来各大通讯公司和芯片公司争相研发的产品。而其中DDR模块则是AI算力卡里最核心的模块,支撑着算力卡大容量、快速的运算能力。 高速先生在和各大公司合作的情况下,也有机会接触到了形形色色的AI算力卡,它里面的DDR模块虽然实现的功能类似,但是具体的结构却有着很多的变化。例如容量的不一样导致颗粒数量的不同;板子的大小不一样导致采用的拓扑不同;PCB层数的不一样导致DDR模块的布局和密度也不相同;有的由于功耗电流大小不一样导致DDR走线参考层也不相同,有的需要参考电源层,有的需要相邻层走线;当然还有的就是需要跑到的目标速率不同,我们在设计上的设计裕量也会有所差异等等。因此对于我们高速先生来说,每一块算力卡的DDR设计都是不同的,当然设计加工出来之后,我们和客户配合着去调试的难度也是不一样的。这一块高速先生在近几年的研讨会上也和大家分享过一些经典的案例,让大家对DDR的设计和调试难度都有了新的认识,AI产品的一些特点关于它的设计使得比以往任何产品的DDR难度都要大一点,当然我们也就会有很多测试和仿真的案例了。这里关于DDR调试的案例,我们再给大家分享一个从fail到pass的经历哈。   在一个安静祥和的午后,高速先生刚刚还略带点午睡的困意开始下午的工作,就突然收到了客户一份很“提神”的邮件,让大家立马精神了起来。   原来是客户在我们公司设计加工的一款主力的AI算力卡出现了调试fail的问题,客户本身是一家很有研发能力而且很严谨的公司,它们对硬件原理和调试都是具有丰富的经验,然而这款产品的DDR模块他们调试了几周都依然没办法成功。由于是我司PCB工程师设计的板子,因此高速先生肯定是临危受命,去负责介入到他们的调试中去。 高速先生打开PCB文件,看到了FPGA和C1这个DDR通道的连接,这个通道是由9个DDR颗粒组成,也就是我们所说的1拖9的DDR拓扑。由于板子的密度很大,因此只能采取正反贴的形式进行布局布线,如下图所示。     由于FPGA芯片是有关于DDR的设计指导文档,我司的PCB工程师和客户在投板前也反复确认了该DDR模块的设计是完全按照文档上面每一条细致的指导去布线的。例如下图的L0,L1,L2等每段长度文档上都是有要求。   客户就是因为觉得都按照了上面的设计指导进行布局布线,认为设计其实是达到了要求,因此才坚持着花费了近一个月的时间进行调试,希望能从调试中去解决问题。高速先生介入后,发现客户的调试其实已经做了很多内容,包括驱动内阻的变化,ODT电阻的变化,电源电压的微调,VTT电阻的改变,飞线等等,但是仍然无法达到额定的2400Mbps的速率。由于这个项目当时是没有进行过我们高速先生仿真的,因此我们首先建议做一个debug形式的仿真,也就是在基于调试结果的仿真,看看仿真的测试的拟合度到底高不高,从中找出问题。   由于我们对xilinx的FPGA仿真模型和DDR颗粒的仿真模型都比较有信心,之前也做过很多仿真测试的对比,发现仿真和测试波形的拟合度是比较高的,再加上高速先生看到这个拓扑还是非常的复杂,因此有信心在客户调试的配置参数下得出一个“差”的仿真结果!你没听错,我们这种debug的仿真就是希望得到一个差的仿真结果,这样才能和实际上调试fail的情况吻合上。 果然,高速先生希望的事情发生了,我们对地址控制信号进行仿真的时候,发现了距离FPGA最近的DDR颗粒的信号质量是不满足要求的,为什么要看距离主芯片最近的颗粒,这个高速先生已经说过很多次了哈,这里就不再重复了。 同样,根据客户调试的情况,我们在仿真中选择不同的驱动内阻和VTT电阻的阻值,的确也和调试的情况类似,都不能得到一个很好的信号质量。到这里,我们开了一个好头,至少能在仿真中得到了和测试结果相对应的结论。   但是高速先生在仿真中还能做些什么呢?我们虽然通过仿真找到了差的波形,但是这对于调试却起不了太多指导的作用。因此我们继续去通过仿真模型来看看,到底会不会还有什么驱动的配置我们可以尝试过。我们打开FPGA的ibs模型,看到可选择的以下驱动配置中,其实我们和客户只用到了左边的这种配置,上面有40到60欧姆内阻的选择,我们仿真和客户调试都试过了,没有明显的改善。 但是我们惊讶的发现,原来模型上还有绿色的两列基本和之前红色列的配置几乎一样的驱动内阻可以选择,但是唯一不同的是F,M和S的区别,因此高速先生再花点时间去扫描一下同样是40欧姆驱动内阻的情况下,F,M和S下面这三种buffer到底会不会有差异呢?   结果让高速先生感到惊讶的同时又感到兴奋,原来在FAST,MEDIUM和SLOW模式下,对于同一个驱动内阻的波形是有着明显的差异。我们看到MEDIUM和SLOW模式下,信号的上升沿slew会变缓,这样反而避免了部分的反射,使得信号的ringback减小,眼高的裕量变高。 根据上面的扫描结果,我们选用MEDIUM的模式进行全通道的仿真,看看和之前fast模式的结果相比到底有没有改善。   结果给高速先生带来了喜悦,我们用MEDIUM模式去仿真的结果能够得到明显的改善,同样的颗粒信号质量变得可以接受了。 高速先生从FPGA模型的选择上解决了问题,选取上升沿slew比较缓的驱动反而能够获得比较好的信号质量。 到这里,我们就只剩下最后一个问题了,那就是到底我们能不能让客户在调试的参数配置中选择MEDIUM的模式呢?客户把他们调试的软件界面发过来给我们,我们从下拉菜单中看到了的确有这种模式可以选择,然后就让客户从默认的FAST模式自动换成MEDIUM的模式,看看效果有什么改善。   在大概等待了一天之后,客户的一封报喜的邮件让我们大家都轻松了下来,客户调试了一个月之后,终于通过这个手动调试的buffer切换快速解决了问题。

  • 2020-06-12
  • 发表了主题帖: 乱用“端接”,信号扑街

    作者:姜杰(一博科技自媒体高速先生团队成员) 残阳收尽最后一抹余晖,暮色四合,与天色一起暗淡下来的还有雷工的心情:因为自己信心满满设计的时钟端接不仅没有改善信号质量,反而拖了后腿。事情还要从高速先生最新的一期短视频说起。   话说,高速先生队长果然魅力非凡,一个浅显易懂的比喻就把端接的基本原理讲解的清清楚楚(信号为什么会反射?要怎样做好端接匹配之PCB设计十大误区视频链接)。 端接匹配的话题引起了雷工的兴趣,看完视频意犹未尽,自己还抽空把几种常见的端接重新都学习了一遍。机会是留给有准备的人,雷工在隔天的Layout设计中就遇到了表现的机会。   数据速率为2400Mbps的DDR3信号,地址及时钟走线拓扑为一拖四、fly-by。在处理差分时钟的时候,雷工在原理图上看到的除了端接电阻,还有一个并联在差分信号P/N中间的电容。   如果这个电容早两天出现,雷工估计还要纠结放在链路的哪个位置,可是,对于认真学过端接的他而言,这已经不再是问题,有端接电阻R,又出现电容C,可不就是终端RC端接嘛!明明需要放在一起,硬件攻城狮还要分开画图,简直多此一举,雷工毫不犹豫的把这个电容放在差分时钟的末端。走线完成之后发给高速先生仿真,雷工洋洋自得,坐等PASS。   高速先生带来了一好一坏两个消息,好消息是雷工设计的时钟“端接”起了作用,雷工的笑容开始绽放;坏消息是,“端接”起了副作用,拖垮了时钟信号,雷工的笑容僵在了脸上。于是出现了文章开头那略显伤感的一幕。   高速先生没有让雷工独自凌乱,而是帮他仔细分析了问题。关键就在于雷工所谓的“端接电容”并非RC端接的一部分,其实,它的主要作用是通过减缓驱动信号的上升沿从而减小源端反射,应该靠近驱动芯片布局,通常用于驱动较强的芯片。所以,雷工需要做出的修改也很简单,就是把该电容由末端调整至驱动端。关于这个电容,高速先生称之为“差分电容”,之前也有专门的文章介绍过。(《DDR3系列之时钟信号的差分电容,一般人我不告诉他!》文章链接)   那么,雷工本来想用来炫技的RC端接正确的打开姿势又是怎样的呢?RC端接,又称AC端接,常用于传输直流平衡信号的链路。对于单端信号,RC端接方式是在传统的末端并联端接的基础上增加了一个电容,最大的优点就是直流功耗较小,同时也会避免传统并联端接高电平被拉低或者低电平被抬高的现象。   对于差分信号的RC端接,通常是在T型端接的基础上增加一个隔直流电容,有些设计也会把R2省掉。   无论是单端信号,还是差分信号,RC端接中的“C”都是为了切断直流通路,而雷工遇到的并联在差分时钟P/N中间的电容显然不在此列。一番解释之后,雷工豁然开朗,最终,按照仿真建议将差分电容从终端调整到驱动端,时钟波形随之改善,并满足了SPEC要求。问题解决后,雷工心头的阴霾一扫而空,反思这次教训,理论没吃透就贸然行事,结果闹了笑话,更觉自己的进阶之路任重而道远。

  • 2020-06-05
  • 发表了主题帖: 当PCB设计师遇到爱情,猜猜他板内的阻抗有多大变化

    作者:王辉东(一博科技高速先生团队成员) 正文: 遇见你的那天,天空飘着濛濛细雨, 在学校的食堂打了一份青菜,犒劳自己。 家里条件不好,能让我上学填饱肚子, 已是父母最大的努力。 你像仙子一样,端着一盘红烧肉,向我走来…… 你故意捂着肚子说, 不好意思,菜点多了,我都吃撑了自己。 这盘红烧肉,我一口没动,你若不嫌弃,就送给你。 说完你放下盘子,羞羞的捂着脸,像风一样离去。 后来这样的故事,重复了一季又一季。 然而毕业了,因为就业和选择,我们产生了分歧。 你离开的那天,天空也是下着濛濛细雨。 你说希望有一天,我们都不要后悔, 曾经在彼此的生命里出现过。 不管怎么样,还是要谢谢你, 谢谢你从我的全世界路过。 你说我是你的全部,而我却弄丢了你, 从此你我杳无讯息...... 我努力压抑自己内心的忧伤, 我把年少无知留给了故乡, 我把谦卑有礼,积极向上留给了远方。 我背起行囊,来到深圳。 我进入了一家公司,他们专业做PCB。 因为他们技术好实力强,业务蒸蒸日上。 我在这里努力的提升,放飞自己。 为了客户的交期,为了客户的满意, 也为了心头那个不能忘却的记忆, 我时常不眠不息,凤凰涅槃,我破茧化羽。 我把我的爱做在每一块PCB里。 日子在一天一天的过去, 却没有你的一丝丝消息。 后来我再也不吃红烧肉, 因为我的身边已经没有你……. 突然有一天, 公司接了个加急制板项目, 让我来做可制造性检查和分析。 在检查阻抗设计时, 看到客户的PCB内层有这样的一个设计, 差分线的旁边做了部分浮铜包地。 阻抗线中间的包地铜皮比较细,形成了空接线,在加工时容易产生细铜偏移扭曲,导致地网络与阻抗线短路。 空接线为什么会产生短路,具体原因详见高速先生往期文章《小问题大不良,细节不注意全局出问题》。 我经过实际的测量,发现铜皮与走线的间距为6mil.,然后我打开了钻孔文件,发现在差分线周围的铜皮上设计有回流地孔,并且成对角分布。   抛开生产的不良影响,单从SI的角度去考虑,这个设计对信号影响比较大,制板的最终结果要和客户的设计差之千里。 我和客户提了修改建议,但是客户还是想坚持自己。 于是我们SI的亮亮童鞋专门从仿真的角度,做了一个3D建模,来分析这个差异。 如下图3D模型,走线与浮铜间距6mil(两个孔分布在两端) 仿真结果: 有浮铜包地和无浮铜包地阻抗比对(有浮铜包地比没有浮铜包地降低了2.7欧姆) 有浮铜包地和无浮铜包地插损比对(有浮铜比没有浮铜在2Ghz左右存在谐振。) 有浮铜包地和无浮铜包地回损比对(有浮铜比没有浮铜增加了7dB左右.) 结论: 此类铺铜方式,对于基频大于400Mhz(5倍频)的信号来说存在风险。 优化建议: 第一优先:如果铜皮不是必要的(共面阻抗或者隔离防护),建议删除。 第二优先:如果一定需要铜皮,最重要的是间距,铜皮和走线的间距决定耦合强度,耦合强度将决定有多少返回电流通过铜皮回流,并且尽量将阻抗线周围包地完整,不要出现包地不连续的情况。 如果差分线与铜皮有足够多的间距,那么它的周围是否有没有铜皮包地,铜皮上打没有打孔,对阻抗都不会有大的影响。所以优化铜皮和走线间距是最有效的手段。 第三优先:如果间距也不能改,铜皮上的孔就是影响信号的重要因素,即建议在铜皮上均匀加孔,至少是在铜皮两端加孔,如果只有一个孔,将会是最差的结果,比不加孔的差异更大。只打一个地孔(在特定情况下)与不加地孔的差异差不多。 我将最终的结论发给客户,在详细的仿真结果面前,客户愉快的接受了我们的建议,把PCB做了修改,板子很快投到了产线去。 交板的那天,客户来了一位负责人,我没想那个人竟然是你。 见到你的那一刻, 我瞬间如同遭了220v的电击,颤抖的不能自已。 我激动的语无伦次,眼内瞬间升腾起一团水气…… 我把手指放在嘴里,用力的咬了一次又一次, 我就是要确定这不是在梦里。 直到口中有了一股咸腥, 我知道你又来到了我的世界里。 寻寻觅觅,你了无踪迹。 不料想因为一块PCB,让我再次遇见了你。 老天让我错过风,错过雨,我不想再错过你。 既然你没嫁,我没娶,那咱们就凑合着在一起。 我第一次厚着脸皮,鼓起勇气这样给你说。 你当时红着脸,白了我一眼说道: “我这里马上要投一块75000pin的PCB, 你要全程参与把一站式做好,那就一切随你。” 又后来呀,我们一起吃肉一起赏雨…… 记得那是一个星期天的早上, 看到你悄悄早起,你在外面接着电话, 我在卧室里面听的清清晰晰。 请你给硬件部门的同事说, 他们公司PCB设计好制板快, 有四家PCBA焊接厂,还有一个大型常备物料仓, 一站式服务,省心省时省力,我们不心慌。 关键是他们做高速板, SI仿真部门那些大神们的技术真牛气,信号质量没问题。 我不管你们有什么理由,做PCB我就找一博科技。 我在被窝里,眼睛一热, 爱她,就给她做最好的PCB。 最后,祝大小朋友节日快乐!守护童心,成就梦想!

  • 2020-05-29
  • 发表了主题帖: 测试前不校准,真实结果知多少?

    作者 | 刘丽娟(一博科技高速先生团队队员) 上上周我们在B站放了关于矢网为什么要校准,以及校准实操步骤的视频。   有同学在反问我:那我不校准能咋地?看你操作半天,好浪费时间,就不校就不校…… 对于这么傲娇的人,已经不能单纯地以理论说服他了,先直接简单粗暴地把测试结果丢出来。 矢网(VNA)看家本领是测S参数,那我们就先来看看对于同一个DUT,做完校准测出来S参数结果是什么样的?而如果不做校准,测出来的S参数又是什么样的,和真实结果能有多大差异?   对于上图所示的一对内层的差分走线,在5GHz处,校准后测出来的插损只有1.264dB,不做校准测出来的插损是4.226dB,比真实损耗多了3dB。这多出来的3dB就是仪器+cable的损耗。 对于测量S参数前要校准,绝大多数同学还是认可的。因为在频域无法将仪器、cable和DUT的效应区分开,看到的就是三者total的效应。但测阻抗要不要校准,就有不同的声音了:“阻抗结果是按时间先后顺序显示的,校不校准都能看到DUT的阻抗”。先不解释,还是直接把对比结果秀出来。 先来看看不校准直接测阻抗,结果是什么样的。我设置了一个测量区间,可以看到在测量区间内最大值是107.9Ω,最小值是101.9Ω。   再来看看校准后的阻抗测试结果是什么样的:此时在测量区间内的最大值变成了102.2Ω,最小值变成了97Ω。 上面两张图,虽然不校准也能很清晰地辨认出属于DUT的阻抗区间,但是不校准直接测的阻抗比校准后再测的阻抗高了5ohm左右。这个差异度你能接受吗?比如客户的设计阻抗是100ohm,给到工厂加工的阻抗管控要求是100ohm+/-10%,制板出来的阻抗是106ohm,本来板子是妥妥地满足100ohm+/-10%的要求,结果被你圣手一测,阻抗直接飚到了111ohm,好了,判Fail。不管你能不能接受,反正工厂是第一个被冤死了,接着客户也被吓得心慌慌,准备开会讨论要不要往下做PCBA了。

  • 2020-05-21
  • 发表了主题帖: 走线不走心,迟早会返工

    作者 | 姜杰(一博科技高速先生团队队员)   走线熙熙,汲汲交期;走线攘攘,亟亟归档。 项目伊始,高速先生的内心其实是抗拒的,因为实在看不出仿真的必要:目标信号是DDR3L,数据速率最高800Mbps,地址控制类信号走线拓扑为一拖二、T型拓扑。信号普通、速率寻常、拓扑简单。 架不住客户的一再坚持,加上前期项目介入阶段,客户言辞闪烁,提供PCB文件时也不大爽快,似乎有难言之隐,高速先生渐生警觉——事情可能并没有想象的那么简单。客户最终还是提供了单板文件,不过一直强调是外协设计的。 打开板子仔细查看,却是险象环生,高速先生精神为之一振,心里大概有了谱。虽然有了预判,不过,对于如此不走寻常路的设计以前只是耳闻,今日一见,难免兴奋,实在想看看仿真结果与预期是否一致。 考虑选择地址控制类信号作为仿真对象,之所以这么做除了因为该单板的此类信号布线激进,另一个原因是相对于绝大多数数据信号的点到点拓扑,地址控制类信号通常是一拖多,而且没有数据信号对应的片内端接来减小反射,因此出问题的概率相对较大。先看DDR3L地址控制类走线最长的信号波形(如下图):高低电平分明,满足阈值要求,边沿单调,没有回沟,整体看来虽然有轻微的过冲和振铃,不是十分完美,也算比较正常。 难道就这样愉快的PASS了?不,还没到重点。因为通道整体仿真的结果会让你得出截然相反的结论!不信请看同组地址信号同时运行时黯然失色的眼图:仿佛熬夜之后勉强睁开的眼睛,布满血丝,感受到他的疲惫了吗? 不好意思,放错图了,应该是这张。 单拎出来的信号质量没问题,同组信号一起运行却不给力,想必一直关注高速先生公众号的朋友已经想到了答案:串扰!是的,高速先生也这么想。尤其是在高速先生新近推出一期关于层间串扰的短视频之后,串扰问题更是引起了不少人的关注,详情请点击以下链接:   https://www.bilibili.com/video/BV13Q4y1N7yW 回到本期案例,继续抽丝剥茧。仔细观察DDR3L地址信号走线之间的间距就能发现端倪:线宽0.1mm,相邻走线air-gap也是0.1mm!而且还不是零散的个别现象,整个通道的地址控制类信号都是如此处理。 当然了,以上关于串扰的推断还只是大胆的假设,下面就需要小心的求证。既然怀疑问题的症结在于串扰,那么对比不同程度的串扰对通道信号的影响最具有说服力。好在仿真的时候可以调整串扰系数,这样就不必等客户提供不同的PCB版本来逐一验证。提取参数时通过调整串扰系数,先将串扰降低为原版本的75%,由于振铃的减小,眼睛中的“血丝”开始减少,眼图如下: 继续调整串扰系数,将串扰减小至原设计的50%,信号振铃进一步减小,眼图逐渐恢复正常。 直接将串扰减小到原设计的5%,整个眼图都变的精神抖擞,十分清爽。 通过仿真反馈,客户最终还是把DDR3L的走线中心距调整至3W,线距调整后的通道仿真结果达到了预期的要求。   后来才了解到,初始版本PCB是客户的一个Layout新手设计,初生牛犊不怕虎,加上交期的压力,走线约束设置出现偏差,于是就出现了这么一版试探信号底线的设计,相信经过这次返工的煎熬,串扰对这名Layout攻城狮而言不会再是书本上苍白的理论。正所谓:走线熙熙,急赶交期;走线攘攘,串扰飙涨。只是,有多少走线可以重来,有多少单板经得起等待?

  • 2020-05-15
  • 发表了主题帖: PCB板上的蓝宝石---关于光学定位点的DFM

    作者:王辉东    一博科技高速先生团队队员  “这个PCB光学定位点的设计就像秋高,把我给气爽了” 正在伤春悲秋感叹中的赵理工,耳畔突然传来了大师兄这不和谐的声音,不禁扭头关切的问道:“什么事呀大师兄,整得你秋高气爽的。” “哎,理工如烟还有其它的同事,你们一起过来,我们今天就来讲讲这个光学定位点的DFM案例。”大师兄对大家发出了邀请。 瞬间大家围在了大师兄的旁边,听大师兄娓娓道来。 什么是PCB的光学定位点? 学名:PCB光学定位点 别名:基准点,光标点,mark点等(外号比较多) 英文名:fiducial mark 作用: 它是设计在PCB上,在PCB裸板制造时用于精准对位和测量,在PCBA时应用于自动贴片机上的位置识别点点,给表面贴装工艺中的所有步骤提供共同的可测量点,保证了SMT设备能精确的定位PCB板元件。 点评:不要小看这个小小的光学定位点,在PCB上作用巨大。它甘做绿叶映衬红花,躲在角落默默无闻奉献芳华,激光照射,惊艳刹那,素用PCB上的蓝宝石之称。   Mark点的分类 根据Mark点在PCB上的作用,可分为拼板Mark点、单板Mark点、局部Mark点(也称器件级Mark点)     放置的要求: 拼板的工艺边上和不需拼板的pcb单板上应至少有三个Mark点,呈L 形分布,且对角Mark点关于中心不对称。 如果双面都有贴装元器件,则每一面都应该有Mark点。不要只加一面,否则贴片时无法精确对位。 需要拼板的单板上尽量有Mark点,如果没有放置光学定位点的位置,在单板上可不放置光学定位点,但是可以把它加在工艺边上,切记。   引线中心距≤0.65 mm的QFP以及中心距≤0.8 mm的BGA等器件,应在该元件中心点对角线附近的对角设置局部Mark点,以便对其精确定位。   如果几个相同的IC器件比较靠近(≤100mm)形成阵列,可以把它们看作一个整体,在其对角位置设计两个局部Mark点。下面的情况是不是有点太奢侈了……   光学定位的点形象特征 Mark点的形状是直径为1mm的实心圆,材料为铜。为了增加Mark点和基板之间的对比度,可以在Mark点下面敷设铜箔。同一板上的Mark点其内层背景要相同,即Mark点下有无铜箔应一致。 表面处理要求:Mark点标记可以是裸铜、透明的防氧化涂层保护的裸铜、镀镍或镀锡或焊锡涂层。如果使用阻焊,不应该覆盖Mark点或其空旷区域。 需注意它的平整度,边缘光滑、齐整,颜色与周围的背景色有明显区别;阻焊开窗与Mark点同心,对于拼板和单板的阻焊开窗直径可以为3mm,对于局部的Mark点阻焊开窗直径为2mm.光点周围的禁布区域要大于开窗的尺寸…… 光点放置区域及要求 单板上的Mark点,中心距板边不小于5mm;工艺边上的Mark点,中心距板边不小于3.5mm。如果光点到板边的中心距离小于3.5mm,贴片时被轨道挡住,导致机器无法正常判断坐标,无法进行正常的贴件。   拼板时5mm宽的工艺边,光点加在中心位置,真的是除了对称好看,别无他用。实际贴件时光点被轨道挡住,不能被机器识别,无法精确定位。     下图为我司的光点添加的标准,注意光点加4个,必须有一个防呆,否则PCB板旋转180度后,光点还能对得上,那么贴片时会有要幺蛾子出现…..   对于单板和拼板的Mark点应当作元件来设计,对于局部的Mark点应作为元件封装的一部分设计,便于赋予准确的坐标值进行定位。   关于光点的DFM案例 1. 板内有SMD器件的PCB,全板不加光学定位点,导致贴装时需要取板内小焊盘或者孔来定位,会出现贴片偏移的不良和生产效率低下的情况。   2. 因PCB单板尺寸太小,无法在板内放置全局光点,为了后面SMD时贴装对位,在工艺边上添加光点,结果加在了V切中心线上。那么在成型时,只听“咔嚓”一声,两个光点应声而断,瞬间灰飞烟灭……这个就是气得大师兄大喊秋高气爽的案例……    为了保证印刷和贴片的识别效果,Mark点范围内应无焊盘、过孔、测试点、走线及丝印标识等,不能被V-CUT槽所切造成机器无法辨识。一定要保证光点禁布区域内的洁净度,否则如果设备识别灵敏度不高,会出现贴装时频繁停机的情况。   3.器件到板边距离小于5mm,要加工艺边及光点,否则开治具,说好的costdown呢,钱呀……    林如烟听大师兄讲起光点的洁净度,突然心中莫名敏感起来了,她突然想起一个问题,她想要回自己电脑旁看看去,她怕有问题,因为有一个BGA加了局部光点,为了布线空间,她删除光点的禁布区,走线的空间是有了,万一禁布区有了东西,洁净度就不能保证。她悄悄的回到座位,点开了屏幕,哎呀喂,还真是怕什么来什么呀,真的光点净空区里有了走线…… “幸亏我自己看到了,别人没看到,改…..”林如烟一边自言自语,一边认真改动光点的禁布及走线。   “谁说别人没看到,我看到了.呵呵…….”一个声音不合时宜的在如烟耳畔响起。 林如烟抬起头看到了赵理工那张幸灾乐祸的笑脸。 “你看到了什么,赵理工,是不是又想戴手表了”林如烟瞪着美目,咬着银牙恨恨说道。 “我看到了一个美女不行呀” “讨厌“林如烟望着噗嗤一声笑了出来。 “时间不早了,大家还要做设计,案例到此为止,光点案例下次继续……”大师兄说道。

  • 2020-04-24
  • 发表了主题帖: PCB钻孔输出的一个简单动作,却带来工厂的命运转折

    作者 | 王辉东 序: 这可能是PCB设计工程师工作中的一个简单动作,但它却是CAM工程师命运的转折。 正文: 做线路板的天不怕地不怕,就怕半夜来电话。 凌晨两点钟,一阵急促的电话铃声突兀的响起,划破了夜的寂静,也惊醒了沉睡的大师兄。 大师兄揉着惺忪的眼睛,接通了电话。 电话是PCBA工厂的王总工打过来的。 王总工心急火燎的给大师兄讲着事情的来龙去脉。 现在线上有款加急板子,不同的两款板子有一个相同的器件,为了提高效率客户把它们拼在一起制作,结果PCB上两个相同器件的孔径却不一样,一个能插进去,一个却不能插进去。相同的器件,相同的封装,相同的引脚,但PCB上的成品孔径却不一样,这不但影响到插装,也影响到焊接的品质,请帮忙分析下原因。 PCB是一个混合拼板,什么是混合拼板,也就是为了提高生产效率,将两个或两个以上不同的PCB板子拼在一起制作。 PCBA工厂用专门的针规去测量板上的这个元件孔,一个孔的尺寸是0.8mm,另一个孔的尺寸是0.6mm.   大师兄赶紧和客户的设计工程师打电话,沟通此问题。 客户的设计工程师蒙了,这什么情况,他赶紧去联系了他们的PCB工厂。 项目太急了,我们每天都在和时间赛跑,只为PCB成品到你手中早一秒。 晨曦将夜幕撕开一条隙缝,光亮一点一点挤出黑帷。夜,依然寂寥得空旷无边;风,依然萧瑟得有点瘆人。但白天还是以它昂扬的姿态,高调的走进来,谁也挡不住。 天亮了,问题解决了,大师兄用凉水洗了一把脸,就赶紧到公司去上班了。 坐在自己的座位上,大师兄还在思考着这个问题产生的原因,一脸的凝重。 清晨,赵理工在办公室门口,看到是林如烟淡黄的长裙,蓬松的头发,红润的脸颊,整个人就呆掉了,心中想起好多好多美好的故事…… 林如烟娇嗔瞪了赵理工一眼,赵理工猛然间觉得自己好像被一个大锤击中,激灵灵打了个冷颤回到了现实中。 “如烟,啥事”赵理工腆着脸来到林如烟面前,林如烟不说话,用手指了指大师兄。 赵理工扭头就看到黑眼圈,红眼睛,一言不发的大师兄,看到他额头中央的痘痘结了痂,就知道是熬夜这个杀手留下的疤。 大师兄昨晚上没有睡好,绝对没睡好,失眠了,有心事。 赵理工小心翼翼的走到大师兄跟前,叫了一声大师兄。 大师兄从沉思中抬起头,看到赵理工关切的目光说道: “理工如烟你们把东西放到座位上,然后我们一起来分析这个案例。” 少顷,赵理工和林如烟围了过来。 大师兄开始讲起凌晨发生的这个案例。 不同的两个板子拼在一起,这两个板子上有一个器件一样,封装一样,装配时一个板子上的器件能插进去,另一个板子上的器件不能正常插进去,究竟发生了什么。PCB设计时孔径一样,但是现场用用专门的针规去测量PCB板,一个0.8mm,一个0.6mm. 客户找了PCB工厂,PCB工厂说,因为PCB的GERBER文件中的钻孔层,导入CAM软件后没有钻孔尺寸及大小,只有座标和PAD对得上。 什么是钻孔没有大小呢,就是导进去钻带文件后在CAM软件中全板的钻孔大小都是一个尺寸---1mil。如下图所示。   你们知道工厂通常遇到这种情况要怎么处理,面对大师兄的提问,林如烟和赵理工面面相觑。 “遇到这种情况,请你不要慌,请你不要着急,先要深吸一口气,平复下心情,然后用记事本打开钻孔文件,接着用手工把钻孔的大小一个一个的输入到CAM软件中。” “啊这么简单呀”赵理工惊叹道。 “简单吗,理工你看到只是表相。”大师兄白了赵理一眼说道。眼前不由得出现了一副画面。 牛振天,当时接到这个资料,导入CAM软件后,一看钻孔没有大小。他沉吟了一下,用记事本打开钻孔文件,往CAM软件里输入钻孔大小。只见他双手在键盘上上下翻飞,屏幕上的数字在不停的变化…… 当一个人太认真做事的时候,其实也是思想最容易开小车的时候,牛振天正认真的输着钻孔数据,突然他眼前一闪,自己媳妇那如花的面容又出现在眼前,早上出门前他媳妇还在问他,牛振天你知道今天是什么日子吗,晚上记得下班早点回来。 今天是什么日子,上次媳妇也是这么说,结果自己把她生日给记错了,害得他哄了媳妇好多天,直到他看到她笑的鼻涕泡出现在脸上,他知道他的世界又将阳光灿烂。 他媳妇说有时候不理你,是想让你重视我的存在,知道吗傻瓜。 瞬间思念就像那浓硫酸,狠狠的滴进自己的心窝,一点点的向外腐蚀。 牛镇天在想着媳妇,还在想着今天是什么日子。 关键是他还在输着钻带。 这些事情说来很长,其实也就是在电光石火的一瞬间发生,就犹如巨大的海面投下一个小石子,连个波纹都没有来得及翻起,就被浪花淹没了。工作还在继续,对了刚才输到哪里了,输到6了,那就是0.6mm,无影掌舞起…… 钻孔很快输完了,牛振天对自己是自信的,自信到连检查都来不及了,投板。 可是江湖仍在,少年已老,唉…… 结果有个0.8mm的尺寸给输成了0.6mm,钻孔钻小了,器件插不进去了。 当你愁容满面,世间为之暗淡,当你笑容绽开,这世界瞬间填满色彩。 牛振天后来知道了那天是他们的结婚纪念日。 爱,是开在柔眉上的花朵,只是这个代价有点大。 “大师兄,那正确的钻孔是怎么输出的呢,在allgero里面要怎么设置。”林如烟问道。 在allegro里面输出钻孔时,因为没有勾选下面的两个选项,见下图的框选的地方。只要你把它们勾选了,你再导进CAM软件看一下,奇迹发生了。钻孔有大小,不用手输了。  如果没有勾选此类选项,钻孔输出后就没有大小。不管板内有多少类型的孔径,满板成了统一尺寸-----1mil(25.4um)。有人说25.4um也是个孔呀,凭什么说人家输出钻带错误了,不好意思,要告诉你一个比较伤心的消息,现在人类的科技还不能做这么小的孔,包括激光孔。 而设置了钻孔输出格式的文件导入后 “理工刚才不是说手工输入很轻松,如果你看到下面这么多的钻孔尺寸,你就不会这样说了。不信你试试” 赵理工倒吸了一口凉气,暗叫一声乖乖。 大师兄说这其实只是故事的开始,这个板子仅仅只有一个通孔钻带,如果通孔的后面还有背钻呢。好吧,我们先一口深呼吸,平复下心情,请继续手工输入吧。 这么多钻带文件,14个钻孔文件,这要输入到什么时候呀,赵理工有点绝望了,林如烟也感到了呼吸沉重。   如果它有通孔钻带文件,还有三阶的盲孔钻带和埋孔钻带文件呢,好吧,我再努力的平复下心情,还是手工输入吧,切记在输入前,先深呼吸…… 如果它是一个10层板,有一个通孔钻带,还有盲孔钻带,另外它还是个任意阶的HDI板,你知道10层任意阶HDI,最多能输出多少个钻带吗,下面的这个平板PCB会给出了我们一个完美的答案----45个,遇到事情不要慌,拿出手机先发一个朋友圈,然后让我们深吸一口气…… 哎哟,我去,我撑不住了,休克了,你让我工输到猴年马月去。 怎么全是手工输入呢,怎么去检查,怎么避免去出错…… 赵理工眼前有无数个星星闪过。      通过上面的案例学习,你们知道正确输出钻带的重要性了吧。大师兄说道。 钻孔的正确输出,也许是设计工程师的一个常规动作,却是工厂CAM工程师的命运转折。 给时间一点时间,让过去的过去,让开始的开始。从现在起,我们一起按常规流程操作输了钻带吧。 “把我从梦中惊醒的是凌晨的电话,本该插进孔内的元件,现在却插不进去啦,手里捧着跌落的泪花,怔怔的盯着屏幕咬着牙,心里头一个声音对我说,板子又挂了吧……” 大师兄的歌声凄厉的响起,又是一个有故事的男人。

  • 2020-04-16
  • 发表了主题帖: 高速差分过孔特性研究

    本帖最后由 yvonneGan 于 2020-4-16 17:34 编辑 原创文 | 黄刚  对于SI工程师而言,没有什么事情比把PCB结构的仿真结果和测试结果拟合上更令他们感到开心的了。因为能做到这一步,说明了仿真的可靠性,进而可以通过仿真解决大部分的问题,这可谓是PCB行业的一大福音。 这也是我们高速先生一直以来的梦想,仿测拟合,虽然只是很简单的四个字,但是需要包含的理论知识,软件使用以及测试方法却需要很长时间的积累。高速先生也在这方面一直在做深入的研究,发现这的确是一个苦差事。刚好今年的文章中就有一篇讲得比较透彻的仿真测试拟合的案例,下面我们一起来看看。 题目有点长,但是也很容易理解,讲的就是对差分过孔的分析,分析的方法就是通过仿真和测试进行拟合。   大家可能觉得无非就是一对过孔嘛,会3D仿真的人不用半天就能把它建模出来,测试嘛,投一块测试板,然后把这对孔做上去,通过网络分析仪一测不就OK了吗。恩,总体思路的确是这样,但是随着文章的深入你会发现就有一些因素实际上很难去把控。 文章的开场白,首先是对过孔的特性进行一番介绍,例如过孔的危害是怎么样的,会影响阻抗啦,会减缓上升时间之类。 然后给出的总体思路与大家的不谋而合,你会发现除了我们上面说到的那几个核心步骤之外,还多了一些有的朋友可能没听过的步骤,例如de-skew、de-embedding等等,这都是测试中会遇到的专业术语,我们这里先不讲,卖个关子哈。 本文需要进行仿真测试对比的是一对从L7层换到L16层的过孔,通过做一根L7层和L16层的走线把两边去嵌掉,得到我们所关心的过孔结构参数。 在去嵌之前,作者先用网分测试出上面三个结构的参数,结果似乎有点奇怪。为什么L16层的走线损耗差得那么厉害,甚至比多一对孔的L7转L16的结构还差呢?这说不过去啊! 当作者看到上面结果的模态转换也是L16层比较差的时候,大概知道了原因,肯定是由于这对差分线的P和N之间有延时差,也就是skew造成的。然后立马把L7和L16的走线的P和N单端线的延时拿出来一比,果然证实了这一点。L16层的P和N的延时非常的大,因此造成了损耗在高频的急剧下降。 如果大家没注意这一点,直接拿来去嵌的话会怎么样呢?很可能会得到一个错误的S参数,高于0dB。 为什么P和N会有那么大的skew?主要原因还是由于玻纤效应的影响。L7层和L16层其实都遇到了玻纤效应,只不过程度不同而已,这也从侧面说明了玻纤效应的概率性。 如同前文所说,如果我们就这样去嵌的话,得到了所谓过孔的结果就是下图这样的。 那我们应该怎么办呢?难道需要重新再投一板测试板?先不用哈,我们看看能不能在当前测试数据的情况下做一些优化,把skew给去掉,也就是de-skew了。 这是本文最核心的内容,也是最难理解的一步。它通过损耗与相位之间的公式,从中反推出相位差,然后通过补偿的方式把两边的skew抹平。 完成这一步运算之后,再来看优化后的测试数据,就会发现,skew的影响基本没有了。 优化后的损耗测试结果就和我们预期的比较吻合了。 这个时候再去通过相关去嵌软件,就能真正的进行去嵌,得到过孔的真实参数。 有了测试结果,后面就要进行仿真了。仿真相对难度小一点,通过对过孔的几个参数进行扫描,考虑一定的加工误差之后,就能确定一组加工后的参数值,从而使过孔的仿真结果和测试结果达到基本的吻合了。 好,篇幅关系,本文的主要内容就和大家分享到这里了。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 发表了主题帖: 高速差分过孔特性研究

    本帖最后由 yvonneGan 于 2020-4-16 17:26 编辑 原创文 | 黄刚  对于SI工程师而言,没有什么事情比把PCB结构的仿真结果和测试结果拟合上更令他们感到开心的了。因为能做到这一步,说明了仿真的可靠性,进而可以通过仿真解决大部分的问题,这可谓是PCB行业的一大福音。 这也是我们高速先生一直以来的梦想,仿测拟合,虽然只是很简单的四个字,但是需要包含的理论知识,软件使用以及测试方法却需要很长时间的积累。高速先生也在这方面一直在做深入的研究,发现这的确是一个苦差事。刚好今年的文章中就有一篇讲得比较透彻的仿真测试拟合的案例,下面我们一起来看看。 题目有点长,但是也很容易理解,讲的就是对差分过孔的分析,分析的方法就是通过仿真和测试进行拟合。   大家可能觉得无非就是一对过孔嘛,会3D仿真的人不用半天就能把它建模出来,测试嘛,投一块测试板,然后把这对孔做上去,通过网络分析仪一测不就OK了吗。恩,总体思路的确是这样,但是随着文章的深入你会发现就有一些因素实际上很难去把控。 文章的开场白,首先是对过孔的特性进行一番介绍,例如过孔的危害是怎么样的,会影响阻抗啦,会减缓上升时间之类。 然后给出的总体思路与大家的不谋而合,你会发现除了我们上面说到的那几个核心步骤之外,还多了一些有的朋友可能没听过的步骤,例如de-skew、de-embedding等等,这都是测试中会遇到的专业术语,我们这里先不讲,卖个关子哈。 本文需要进行仿真测试对比的是一对从L7层换到L16层的过孔,通过做一根L7层和L16层的走线把两边去嵌掉,得到我们所关心的过孔结构参数。 在去嵌之前,作者先用网分测试出上面三个结构的参数,结果似乎有点奇怪。为什么L16层的走线损耗差得那么厉害,甚至比多一对孔的L7转L16的结构还差呢?这说不过去啊! 当作者看到上面结果的模态转换也是L16层比较差的时候,大概知道了原因,肯定是由于这对差分线的P和N之间有延时差,也就是skew造成的。然后立马把L7和L16的走线的P和N单端线的延时拿出来一比,果然证实了这一点。L16层的P和N的延时非常的大,因此造成了损耗在高频的急剧下降。 如果大家没注意这一点,直接拿来去嵌的话会怎么样呢?很可能会得到一个错误的S参数,高于0dB。 为什么P和N会有那么大的skew?主要原因还是由于玻纤效应的影响。L7层和L16层其实都遇到了玻纤效应,只不过程度不同而已,这也从侧面说明了玻纤效应的概率性。 如同前文所说,如果我们就这样去嵌的话,得到了所谓过孔的结果就是下图这样的。 那我们应该怎么办呢?难道需要重新再投一板测试板?先不用哈,我们看看能不能在当前测试数据的情况下做一些优化,把skew给去掉,也就是de-skew了。 这是本文最核心的内容,也是最难理解的一步。它通过损耗与相位之间的公式,从中反推出相位差,然后通过补偿的方式把两边的skew抹平。 完成这一步运算之后,再来看优化后的测试数据,就会发现,skew的影响基本没有了。 优化后的损耗测试结果就和我们预期的比较吻合了。 这个时候再去通过相关去嵌软件,就能真正的进行去嵌,得到过孔的真实参数。 有了测试结果,后面就要进行仿真了。仿真相对难度小一点,通过对过孔的几个参数进行扫描,考虑一定的加工误差之后,就能确定一组加工后的参数值,从而使过孔的仿真结果和测试结果达到基本的吻合了。 好,篇幅关系,本文的主要内容就和大家分享到这里了。

  • 2020-04-10
  • 发表了主题帖: 交流耦合电容和过孔加工偏差对112Gbps信号通道的影响

    作者 | 黄刚 随着高速先生接触的PCB工程师越来越多,我们会发现这样一个问题,很多PCB工程师只关注它们的设计,认为只要设计能实现就不会有问题,却很少去想想设计与加工的偏差,那么设计和加工的偏差到底会对高速信号带来多大的影响呢? 我们高速先生对这方面也一直有去追踪研究,之前也零零散散的发过不少文章去分析设计与加工的偏差对高速信号带来的影响。这不,本年的DesignCON文章也找到了一篇关于这方面的研究,让我们一起来看看哈。 文章的题目专门强调了在112Gbps的前提下的研究,明显是为了跟上目前高速发展的潮流而写的。而hidden“隐藏”这个词则恰好表现出容易被PCB设计工程师所忽略的问题,也就是本文要讲的设计与加工的差异带来的影响,而且本文还给出了不少仿真的案例来量化这种影响。 首先肯定要来一个开场白,表明112Gbps已经是非常非常高的带宽了,影响的频率甚至去到了80GHz那么高。 然后列出了本文要研究的主要内容,包括了展示一些加工的测试数据,然后重点讲了高速信号常见的两个阻抗不连续点的设计与加工偏差,也就是交流耦合电容和过孔。 在第一部分加工的测试数据方面,本文也给出了不少的数据,包括了微带线的切片图如下:   还有就是测试探针pad的X光图,充分说明了pad与过孔之间,过孔与过孔之间的加工偏差。   还有就是普通过孔和pad之间的偏移以及背钻留下的stub的长度。     展示完一些“赤裸裸”的数据后,文章进入到量化的阶段,用仿真的数据给大家讲解了到底这种偏差会对高速信号带来多大的影响。 本文首先分析的是交流耦合电容的仿真结果。 如下图,如果加工带来下面参考层有5mil的偏移的话。会有什么问题呢?   从仿真结果可以看到,对该部分的阻抗影响超过了20欧姆,影响非常非常的巨大。 接着本文又展示了另外一个影响高速信号的因素,那就是过孔。高速先生对过孔的研究可以说是非常非常的多,也包括了本文下面的仿真,高速先生也曾经尝试过。可以看到,过孔如果存在加工的偏移,例如过孔本身的偏移,pad的偏移,反焊盘的偏移,都会对过孔的阻抗带来不小的影响。   例如下面的例子,从仿真就可以告诉大家,如果过孔的钻孔位置偏移哪怕只是1到2mil ,都会对阻抗带来很大比例的差异。 高速先生在B站更新原创短视频了,学习更多高速PCB设计、仿真实操及案例,就赶快关注起来吧。 昵称:一博高速先生 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处  

  • 2020-04-02
  • 发表了主题帖: 如何解决焊盘不匹配导致生产时产生锡珠的问题

    作者 | 王辉刚   王辉东   序: PCBA的生产环节中有很多不良问题发生,其中锡珠引起的短路失效,总是让人防不胜防。解决此问题方法有很多,是从生产上改进,工艺上改良,还是从设计源头上优化,多年来大家对此各抒己见讨论不休,本期的DFM案例分析也许能给出一个比较明确的答案……   正文: 随着电子产品集成化的不断提高,对PCBA工艺制程的要求也越来越高。比如阻容封装01005 尺寸的器件在智能穿戴产品和手机通讯产品的普遍应用,密间距的QFN、CSP封装的应用等都提升了SMT工艺制程的复杂程度。为满足产品的可靠性要求,良好的焊点形成有赖于合理的焊盘设计、合适的锡膏量、合适的炉温区线等,其中钢网的设计工艺是提升SMT工序良率的核心部分,这对于多年来在一线生产的工程师来说,也是巨大的挑战。只有大家积累了丰富的生产经验和扎实的技术功底,才能在生产线上处理异常时能迅速推导出缺陷的发生原因和机理,快速有效的解决问题。 本期课题,跟大家一起分享SMT制程中,常见几种封装产生锡珠不良的问题,怎么通过钢网开孔优化来解决的案例,同时在优化钢网开孔时,也要避免因开孔面积缩小导致焊点少锡现象的不良问题出现。 通常关于锡珠不良现象描述如下: 锡珠是指在焊接过程中,由于锡膏飞溅或残留、溢出焊盘等原因在PCB表面非焊点处形成的不规则的锡球。SMT工艺制程中在以下元件周围出现锡珠的概率比较常见,通常分部位置如下: 电阻、电容元件焊盘周围 模块组件、屏蔽罩周围 电感、磁珠、晶振、LED灯、MOS管、保险丝 底部扁平封装器件如:滤波器、LGA封装本体侧面出现锡珠现象 下图为阻容器件底部和模块引脚周边因锡珠产生的不良案例。   图1:阻容封装图2:模块封装图3: 晶振封装 锡珠问题形成的原因有很多种: 从设计的角度PCB焊盘设计不合理、特殊封装器件接地大焊盘外伸超出器件引脚过长。 物料封装与焊盘尺寸不匹配,元件本体压在焊盘上导致锡膏外溢 锡膏印刷后贴片压力过大,部分锡膏被挤出焊盘到元器件本体的底部或焊盘外侧,在回流焊接时,被挤出的部分锡膏,未能正常收回到焊盘上,所形成的锡珠。 在回流焊接过程中,温度曲线的加热升温的斜率过快,锡膏中的助焊剂溶剂剧烈汽化产生爆喷从而导致锡粉飞溅,在焊盘周围所形成的锡珠。 在锡膏印刷过程中,由于钢网底部未清洗干净,在PCB焊盘周围有残留的锡粉,在回流焊接过程中,也能导致锡珠的产生。 钢网开孔设计如果直接按照gerber文件中的焊盘尺寸1:1 开孔,不做任何的评审和优化,这样全开孔印刷锡膏,元件贴装后锡膏挤出焊盘,回流焊接后形成锡珠。 处理对策和预防措施: 遇到片式阻容类焊盘设计内距小于IPC-SM-782标准“Gap”值时,工艺工程师片优化钢网时必须按防锡珠开孔方式特殊处理,如果按客户提供的Gerber文件开孔,就会出现开孔未内切处理,导致开孔内距偏小(如下图一)。    开孔内距小于0.3mm 0402封装优化开孔内距0.35 – 0.5mm之间   以下有几种防锡珠开孔方式: 0603元件内距保持0.8mm防锡珠处理内切外扩方式防锡珠、少锡    开梯形防锡珠方式开“U”形防锡珠方式   模块类封装防锡珠开孔方式主要是依据物料引脚尺寸和形状进行优化:   焊盘尺寸1.8*1.27mm优化钢网开孔尺寸2.1mm*1.26   针对晶振是底部焊盘封装尺寸的类型,防锡珠开孔也不同。   内距尺寸为:1.3mm优化内距2mm倒圆角,宽度2mm开孔   对QFP、PLCC封装长条形引脚的焊盘开孔方式   宽度内切处理引脚宽度1:0.9开孔,内距大于0.2mm   一般情况下防止锡膏印刷后连锡现象的发生,采用缩孔方式和开孔架桥方式来处理。 遇到混装元件复杂度高的产品时,采用局部阶梯厚度的开孔方式 比如板上的元件既有最小封装0201、01005元件,又有大焊盘或定位孔的元件(如耳机座、卡座、连接器等),为了保证所有元件的焊盘都满足良好的上锡效果,采用阶梯钢网的开孔方式兼顾这两种需求。在大尺寸元件焊盘位置保持较大的厚度,而在小封装 焊盘位置保持较小的厚度。一般情况下0201和01005元件的钢网厚度为0.08mm,大焊盘 吃锡量大的局部位置阶梯厚度0.15 - 0.18mm来满足焊点锡量。   PCB焊盘设计时参考IPC-SM-782, 不同封装尺寸的元件焊盘内距如下:      工程师在产前优化和设计钢网开孔时,同样在参考钢网开孔设计指南 IPC – 7525,根据元件封装引脚形装和尺寸进行测量面积比和宽厚比,这样才能确保锡膏印刷效果。  1)钢网开孔面积与孔壁侧面积的比值,一般建议大于0.66以上  2)钢网开孔宽度和钢网厚度的比值,通常建议大于1.5以上   总结: 预防锡珠的发生,我们在DFM评审时对封装尺寸和焊盘设计进行检查,主要考虑在元件底部减少上锡量,从而减少锡膏挤出焊盘的几率,对于不同的封装元件优化的开孔方式和尺寸都不同,应该根据实际的元件规格及具体的制程参数相结合进行优化。 综上所述是通过优化钢网开孔尺寸解决锡珠问题是快速高效的方案,当然锡珠的产生的原因也是多种多样的,解决方法也不同,如经过优化回流炉温度曲线、机器贴装压力、车间的环境和锡膏在印刷前的回温搅拌等等也是解决锡珠产生的重要手段,E公司有经验的工程师跟你一起分享几点: 1) 优化回流炉温度曲线设置,在预热阶段温度上升斜率不能太快,升温斜率设置 小于2℃/秒以内,特别是复杂服务器主板上元件太密集,确保元件预热均匀平稳。 2)对于LED封装的元件在机器贴装时控制贴装压力。 3) 锡膏在印刷前严格按规范4小时以上回温时间,使用时搅拌3-5分钟 在生产过程中,工艺工程师在处理和解决各式各样问题时,可以总结出钢网的开孔形状和 尺寸,要根据焊点的不良现象进行点对点分析优化,根据实际问题不断总结经验进行优化上锡量,规范管理钢网的开孔设计是非常重要的,否则会直接影响到生产直通率。 这正是: 锡珠不良影响大, 短路失效多因它。 各种方案细考量, 钢网优化方最佳。

  • 2020-03-20
  • 发表了主题帖: 精华分享:高速数字电路PCB设计难点及误区

    分享讲师:吴均R&D技术研究部研发总监   讲师介绍:吴均,现任深圳市一博科技股份有限公司,R&D技术研究部研发总监,20余年高速PCB设计与仿真经验;IPC中国设计师理事会副主席;曾在北京、上海、深圳、美国等地主讲多场技术研讨会;书籍《Cadence印刷电路板设计-Allegro PCB Editor 设计指南》、《高速电路设计仿真实战-信号与电源完整性》第一作者。   分享内容: 从模拟,数字、射频信号的本质出发,探讨高速电路PCB设计中存在的问题,以及工程上的解决方案。 探讨什么是信号完整性(SI问题),什么是电源完整性(PI问题)。 探讨数字电路的并行总线及串行总线不同的设计要求,以及设计中存在的一些错误的观点和看法,建立正确的高速设计方法论。     分享时间:2020年03月23日(下周一) 15:00点   分享地点:EET电子工程专辑直播间     课程收获:   我们准备了干货满满的课程内容,建立了技术者交流群,准备了精美的礼品,等您来一起成长。

  • 2020-03-19
  • 发表了主题帖: 什么鬼,PCB走线也看身材?!

    一博科技自媒体高速先生原创文 | 黄刚    古语有云:窈窕淑女,君子好逑,如果要各位PCB行业的高富帅从高高瘦瘦和矮胖矮胖这两种身材的美女中去选择的话,相信大多数人都会选择前者吧。那么如果传输线也有身材这一说的话,你们又会怎么选择呢? 那个,大家不要想多哈,高速先生下面说的还是正儿八经的PCB技术。恩,这篇文章应该要先从叠层说起。   当然叠层是形形色色的,从4层到8层到……64层都有,但是无论多少层都好,对于设计高速信号的朋友来说,最关心的就是这3层:G-S-G!   恩,不错,就是下面这三层。   尤其是对于通信设备的背板而言更是如此。PCB工程师在评估的时候最关心的是需要多少个内层可以出线,那么上面这个G-S-G的单元就是最核心的一环。例如你有板厚要求,然后确定了需要多少层内层出线可以满足之后,基本上就确定了一个G-S-G单元的厚度,然后多少个内层就由多少个G-S-G单元来构成了。   回到我们这边列举的那两个叠层,你会发现,G-S-G的构成也是略有不同,哪里不同呢?铜箔厚度可以不同,一般来说高速信号可以用0.5oz铜箔和1oz铜箔两种情况。如果G-S-G这个单元的厚度一定的时候,如果用0.5oz的铜箔和1oz的铜箔到底对于走线的损耗有什么区别呢?高速先生大概画出一个示意图,就很清晰了。 同样的G-S-G厚度的情况下,0.5oz铜箔和1oz铜箔的铜厚是不相同的,但是上面的示意图有一个错误的地方,根据阻抗的计算公式,如果同样要控制到阻抗100欧姆的情况下,铜厚变厚了,介质厚度不变,那么线宽就会变细,也就是正确的示意图应该是下面这样,1oz铜厚的情况下线宽肯定会比0.5oz铜厚时要细! 所以也就说本文题目所说的PCB也有身材一说,0.5oz的铜箔是矮矮胖胖,1oz的铜箔是高高瘦瘦。那么大家有没有想过这两种情况下走线的损耗会有差别吗?也就是本文要去探讨的核心内容了。   恩,我们按照M6级别的板材进行一个0.5oz和1oz的叠层,例如G-S-G的厚度的10mil,上面的厚度各5mil的情况下,我们算出分别的线宽大概是0.5oz的时候是4.8/9mil,1oz的时候是4.2/9mil。基本上刚好线宽少0.6mil,铜厚增加0.6mil的样子。 我们对以上的结构做一个仿真,在20inch的长线的情况下,两者的损耗对比是这样的。 在20inch走线的情况下,我们标注了10GHz这个点,损耗差别了有1dB。说明两者还是会有一定的区别,至于区别大不大,大家说了算哈,可能每个人的感觉不一样。 高速先生脑洞开得大一点,假设再给出说明个2oz铜箔,其他条件都不变的情况下会怎么样呢?虽然,做过高速PCB设计的工程师都知道,2oz铜箔作为高速线会被人笑SI。但是仿真是可以去尝试去假设的嘛。于是我们增加同样厚度情况下2oz的结构,线宽进一步缩小,大概是3.4/9mil,这是一个更高更瘦的走线。这个时候我们再仿真一下,把几种情况对比,如下所示哈。 恩,还是呈正比的关系,铜厚越厚的情况下,虽然牺牲了线宽来保证阻抗,但是损耗也是会进一步降低哈。   而且我们还做了其他的一些条件的变化,例如不同损耗因子DF 板材的变换,不同的铜箔粗糙度的变换,发现走线的铜厚与损耗的变化依然是这个趋势哈。 此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2020-03-12
  • 发表了主题帖: 揭秘!百兆赫兹的电源去耦如何hold住Gbps的高速信号

    高速先生原创文  | 姜杰   高速先生经常被问到这样的问题:信号速率早已达到了Gbps的量级,为何电源仿真报告里的PDN阻抗(如下图示红色曲线,横坐标的单位是MHz)大部分还只看到100MHz?超过100MHz的高频电源纹波超标肿么办?不会对高速信号产生干扰吗?   先回答最后一个问题,高频段的电源纹波超标当然会对高速信号产生干扰,不过,大多数时候只关注百兆赫兹内PDN阻抗的做法也是没问题的,是不是有点晕? 其实,仿真攻城狮只让你看到100MHz也是为了你好,因为根据板级电容配置的阻抗特点,高频段的PDN阻抗(如下图蓝色阻抗线,注意,横坐标的单位是GHz)在你看不到的频段里(高于100MHz)放飞了自我,远远超出了目标阻抗(如下图绿色虚线0.0135ohm)的要求,怕你看到会上火。   如果你坚持要看更高的频段,你会看到这样的景象:板级电容的PDN阻抗随着频率增加而一路飘高,阻抗曲线在高频段的抖动比你此刻的心电图还厉害。我猜你会怒不可遏的揪住仿真攻城狮的领子咆哮:老子按芯片手册加的电容,怎么会跑成这个鬼样子?!   电容数量没错,容值没问题,封装大小也没毛病,跟Layout攻城狮说了很多好话,他加的也很辛苦,大家都了解,可是板级电容的PDN阻抗随频率增加的变化趋势就是这样的,因为高频段的电源去耦不归你加的这些电容管。   结论确实很残酷,让你出离了愤怒,你可能需要时间接受。但是,如果高速先生告诉你,PDN在高频段的实际阻抗并没有你看到的那么糟,因为PDN系统级的去耦除了板级电容,还要考虑封装内电容去耦(OPD,On-Package Decap)和片上电容(ODC,On-Die Caps),看到这里,你会不会先松了一口气,继而又觉得很茫然?     在解决你的困惑之前,让我们先回到最基本的问题,搞懂电源去耦设计中的目标阻抗是怎么回事?所谓目标阻抗(Ztarget),即在满足负载最大瞬态电流需求、且电压变化不超过最大允许波动范围(Allowed ripple)的情况下,电源分配网络(PDN)自身阻抗的最大值。简单来说,就是通过合理的电容配置,在尽量宽的频段内保持PDN的阻抗低于目标阻抗,从而使电源的纹波满足要求。计算公式如下:   芯片手册推荐的电容配置通常会把电容的数量、容值、封装、品牌甚至Layout指导都给你安排的明明白白的。   综合考虑板上不同容值的电容在不同频段的去耦作用,板级电容整体的PDN阻抗通常长成下图红色曲线的样子。     重点来了,前文一直聊的是板级的PDN阻抗,而系统级的PDN阻抗,除了板级,还包括芯片封装内的部分。问题的关键就在于板级电容和芯片内的去耦频段各有侧重。 具体说来就是,直流至百KHz左右的频段主要依赖电源输出模块(VRM)的稳定性;百KHz到百MHz的频段靠板级电容(PCB Caps,包括Bulk caps及Local caps)进行去耦,虽然不同容值的电容负责不同的频段,但整体由于安装电感的影响,板级电容的去耦频段一般局限在百MHz以内;更高频段的电源去耦则通常在芯片内部完成,主要依靠封装内的电容及片上电容,而这两个电容参数涉及芯片内部的构造,一般需要芯片厂商提供。   困惑你的两个问题终于有了答案:第一个问题,大部分的电源仿真报告里的PDN阻抗只看到100MHz,是因为你所提供的板级电容配置只能在百MHz之内的频段起作用,部分芯片由于封装内的电容去耦比较给力,甚至只要求封装外的板上电容只负责20MHz以内的频段(具体要参考芯片手册);第二个问题,高频段的电源噪声肿么办?主要依靠封装内的电容去耦和片上电容的作用。比如,下图所示的某芯片电源在考虑厂商提供的OPD和ODC前后的PDN阻抗曲线对比。可以看到,考虑了芯片内的电容参数之后,红色的PDN阻抗曲线在高频段被控制在合理的范围之内并一路走低,形势可喜,令人欣慰。   此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2020-03-05
  • 发表了主题帖: 表层差分阻抗4ohm是什么鬼?

    一博科技高速先生原创文| 刘丽娟    自从有了67G的矢网,需要测试的板子不知怎的就突然多起来了呢。今天给大家分享一个我们前段时间遇到的测试案例。 芯片之间有一组高速信号,走线 的设计阻抗是100ohm,给到加工的要求是100ohm+/-10%,但由于是打样阶段,对芯片不太放心,客户希望我们能够帮他们挑几片阻抗尽可能的好的板子,先贴两片看看测试情况如何,再决定是否往下继续贴片,毕竟芯片挺贵的。 (我们SI人力也很贵的,好不啦……大家轻易就不要玩这种操作了,会测得老眼昏花、目光呆滞)   这组高速信号一共4对线,先测了三对线,测试结果显示前面三对线阻抗控制得都还不错,trace的差分阻抗在102~104ohm之间。测到最后一对线时,差分阻抗突然掉到4ohm了,这是什么情况?咦~~~有好玩的!(作为SI工程师,千篇一律的好见得多了,反而喜欢偶尔来点不一样的坏,不然生活真的好无趣呐~) 客户没有给我们brd文件,不过好在走的是表层微带线,我们这双快瞎掉的眼睛勉强还够用。我们从芯片的pad开始,从头到尾把这对线仔细观察了一番,发现有个地方长得跟别人不一样,明显不平整,有异常凸起的感觉。 回到前面的测试图,从阻抗的测试结果看是短路的症状,但到底是谁跟谁短路了呢?这个时候都不需要用什么仪器,用最简单的方法进行排查——万用表。我们把差分线中的一根线(假设是P)和GND点了一下:开路;另一根线(N)和GND点一下:开路;P和N点一下:万用表开始尖叫——P和N短路了!   这对差分线中的P和N短路了,我们再看看短路是不是就发生在外观异常处。我们从时间上推算,阻抗跌落到4ohm的位置出现在测试点往后大概250ps的位置,就是4cm左右的位置,刚好就在外观异常处。 这说明表层的线起皮了,没有牢牢粘在PP上,差分对里的P跑去跟旁边N那根线来了一下亲密接触,就这么一下下,这块板就彻底作死了。   此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 2020-02-27
  • 发表了主题帖: 玻纤效应到底能不能通过仿真来量化

    一博科技自媒体高速先生 原创文 | 黄刚   玻纤效应是一种有点悬乎的概率事件,它的悬乎性表现为在特定的情况下会发生,一旦发生了就会对高速信号产生非常巨大的影响,而且很难直接排查出来。但是它神奇的地方在于可能会发生又可能不发生,而且同一块板上有些地方会发生。 好啦,前奏总要说得引人入胜,大家才有兴趣继续关注的嘛。如果经常看高速先生文章的粉丝们都会知道玻纤效应的概念以及它的表现形式,这里就不再一次又一次的重复了。作为一名SI工程师,我们总是想通过建模的方式把玻纤的模型建出来,很多客户找我们高速先生做仿真都会问,“你们能够仿真出玻纤效应的影响吗”,这个问题我们总是会回答,我们不能!其实主要原因还是在于它的悬乎性,也就是概率事件,因此从根本上做这个仿真就没很大的意义,还不如采用一些方法尽量规避它。但是在我们自己研究的角度来看,会建模仿真出玻纤效应的影响是非常有意义的事情。这不,今天给大家分享的DesignCon论坛的文章就有关于它的,一起来看看吧。 这篇文章题目也很直接明了,就叫建立一种实用的玻纤3D模型的方法。   当然文章的开头肯定是要先突出玻纤效应对高速信号的巨大影响了。由于差分线P和N之间的路径遇到的玻璃纤维和树脂的不同,因此产生相位差,累积到一定的量时,就会在高频产生巨大的谐振点,从而导致损耗的急剧下降,大家都知道这意味着什么了吧。   然后作者铺垫了一下客户的需求和目标,目前通过测试的方法验证的话肯定是费时间和成本,而通过非常复杂的3D建模,把玻纤建成与现实中的玻纤一模一样也是非常的困难,而且这种模型进行仿真需要服务器能力和时间的强大支撑,因此引出了我们急需一种精度高而又有效率的建模方式。     因此作者先在前面引出这种建模方法,建成玻璃布和树脂相互嵌合的方式,无需像真正的玻纤布,关键是能缩短仿真时间的同时又具有非常高的精度。   我们具体的来看看它这种模型是如何一步步完成的哈。 首先我们需要两种或以上玻纤布的规格数据,参数包括了最终的等效介电常数,玻纤布的密度(也就是pitch)以及玻璃布和树脂的占比(也就是RC值)。这些值都能通过厂家的规格书直接得到。   我们需要建成前文的那种玻璃布和树脂互相出现的模型需要两个参数,也就是本文所说的最大最小介电常数,分别代表下图这两个位置的值。   然后根据一个公认的公式,玻璃布和树脂自身的介电常数的占比能混合得到最终玻璃布的等效介电常数,因此通过2种不同的玻璃布就能得到两个方程,解出树脂和玻纤布各自的介电常数出来了。这时候顺便也得到了本文建模需要的最小介电常数。   那么最大介电常数怎么得到呢?同样,我们根据一个真实玻纤的构成结构出发,通过上下层树脂和玻璃布的分配情况就能按照它本身的比例反推出我们需要的最大介电常数。   最后我们就能按照得到的最大最小介电常数把这个简单等效的玻纤布的3D模型建出来了。   建完模型肯定要和测试的进行验证才知道精度如何,因此本文进行了仿真和测试的对比,配合粗糙度的模型,发现这种新的玻纤布3D模型的确是具有非常高的精度。尤其在模态转换这个参数的仿真,和测试能很好的拟合上。     最后作者还进行了一些更深入的仿真和测试结果的验证,例如下面这样,差分线在水平上进行移动时,处于不同玻纤布位置下的仿真和测试的对比。   以及像下面这样,板材旋转不同角度时的仿真和测试的对比。         此内容由EEWORLD论坛网友yvonneGan原创,如需转载或用于商业用途需征得作者同意并注明出处

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