【AG32VF407测评】FPGA工程初探

AG32VF407毕竟是一个MCU+FPGA的组合，所以我们还是要来玩一玩FPGA的

参考MANUAL_AGRV2K.pdf中软件开发流程部分，先再开官方的LED Demo，解压到自己的工程目录，打开Supra软件，这个软件在SDK解压的目录里就有

在Supra中菜单栏文件->打开工程，选择我们上面下载的LED Demo的解压后的目录下的.proj后缀的文件

然后Tool->Migrate，参数可以参考MANUAL_AGRV2K.pdf修改，这里不做改动，直接next

用Quartus打开LED_Demo下的led.qpf工程文件，在Quartus中菜单栏Tool->Tcl Scripts，选中af_quartus.tcl，Run的，等待完成

在Quartus编译一下

编译完成在Supra也要编译一下，在Supra中Tool->Compile，不需要修改什么，直接RUN即可

编译完成就可以下载到开发板了，在Supra中Tool->Program，选择JLink，然后Query device ID，Device ID为0x40200001

下载后即可在开发板看到LED闪烁了

最后简单看看LED_Demo的代码和流程

module led(clk,ledout);
	input	clk;
	//input	rst;
	//output en;
	output [3:0] ledout;

	reg [3:0]  ledout;
	reg [31:0] counter;
	wire c0;

	always@(posedge c0)
	begin
		counter <= counter+1;
		case(counter[26:24])
			0:	ledout <= 4'b1110;
			1:	ledout <= 4'b1101;
			2:	ledout <= 4'b1011;
			3:	ledout <= 4'b0111;
			4:	ledout <= 4'b1100;
			5:	ledout <= 4'b0011;
			6:	ledout <= 4'b0000;
			7:	ledout <= 4'b1111;
		endcase
	end
	
	pll1	pll1_inst(
		.areset(1'b0),
		.inclk0(clk),
		.c0 (c0)
	);
endmodule

FPGA开发使用的Verilog语言，上面的代码通过PLL模块产生时钟计数信号，根据计数的值的最高位给LED赋值

跟一般的FPGA开发的流程不同的是，AG32VF407 FPGA的开发不需要在Quartus配置引脚约束，而是在ve文件中配置的，这样看来ve文件倒像是AG32VF407的引脚约束文件

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