鬼谷清泉

  • 2019-09-14
  • 回复了主题帖: 射频采样DAC杂散排查与优化

    S3S4S5S6 发表于 2019-9-14 14:17 实用干货,学习学习!
    精华内容都在附件里面

  • 2019-09-13
  • 发表了主题帖: siwave在单板PI设计中的应用

    在电路设计中,一般我们只关心信号的质量问题,加上仿真分析软件的局限性,往往局限在信号线上进行SI仿真研究,而把电源和地当成理想的也就是一个完整的参考平面来进行仿真计算的。在速度不高的情况下这样简化分析的误差可能不是很大,但在高速设计中,这种严重脱离了PCB的实际情况的简化分析,会使仿真出来的数据与实际相差甚远。PI即电源完整性的提出,正是源于当不考虑电源的影响下基于布线和器件模型而进行SI分析时所带来的巨大误差。 随着信号传输速度的增加以及设计的愈加复杂性,多种电源和多种地需要同时使用,再加上各种过孔和插件元器件的影响,使完整的地电层没有可能存在,使得地电平面被分割而成为有缺陷的平面,由此可能会产生感应噪声。当这种噪声大到一定程度时,会影响集成电路的功能和性能。这种噪声是指Delta-I、地弹或瞬态开关噪声。大量器件同时开关所需要的瞬时电流会引起电源和地平面上的电压波动,我们称之为SSN,或者Delta-I噪声或者电源/地弹(Ground bounce)。由于电源/地系统提供的非理想回流路径,SSN将减慢信号传输速度。 电源完整性同样直接影响最终PCB板的信号完整性。电源、地平面在供电的同时也给信号线提供参考回路,直接决定回流路径,从而影响信号的完整性;电源完整性和信号完整性二者是密切关联的,而且很多情况下,影响信号畸变的主要原因是电源系统。例如,地反弹噪声太大、去耦电容的设计不合适、回路影响很严重、多电源/地平面的分割不好、地层设计不合理、电流不均匀等等。良好的地电平面设计正是电源完整性设计所涉及的内容,通常通过设计合适的电源目标阻抗来实现。将芯片工作电源、地作为一个端口,如果该电源目标阻抗越小,则从噪声源耦合到电源分配系统的噪声也就越小。所以通过调整PCB叠层,电源、地的合理分割、去耦电容容量的选取以及位置的摆放等等措施来调整目标阻抗,使电源的波动在正常的工作范围内,从而达到电源完整性的要求。 低的电源、地噪声也直接影响到对EMI的控制。根据FCC标准,在1GHz的频段范围内,要求整机的辐射发射和传导发射不得超过标准值。EMI在很大程度上和电源、地设计有关,因为电源完整性问题就其根本原理而言就是一个较为复杂的电路与电磁场相互影响的问题。通过电源完整性设计来降低电源及电地平面引起的EMI辐射,也是降低整板EMI辐射的一个手段。

  • 发表了主题帖: IIC死锁问题解决方案

    微波某产品在压力测试中发现有单板启动挂死的现象,而且在超时复位后版本始终不能成功上电,只有通过切断电源解决。此故障对产品应用带来很大影响。 经过对故障环境分析,定位为IIC死锁。本文给出了针对此问题的解决方案,通过实际验证可以规避故障现象的发生。 在此基础上,又对单板设计及常用的通用电路设计提出改进意见。

  • 发表了主题帖: FPGA芯片电源倒灌问题

    我司一单板(后称V单板)在测试上电时序时发现,FPGA的VCC3V3_FPGA电源在上电之前会出现2V左右的台阶,通过对FPGA外围电路的深入分析后,确定主要原因是FPGA的IO上拉到VCC3V3,VCC3V3上电早于VCC3V3_FPGA,这就导致FPGA的VCC3V3_FPGA上电之前,VCC3V3通过IO管脚的ESD保护二极管倒灌到芯片供电电源并产生2V左右的电平,解决办法是在不改变电源树的情况下,倒灌不可避免,只能尽量缩短平台存在时间,对这种倒灌现象的后果做出规避,找到规避措施。

  • 发表了主题帖: 10G以太网测试方案介绍

    引言 本文主要介绍10G以太网协议结构、PMA子层、PCS子层、RS层和MAC子层功能,并针对某项目中10GE LAN业务的测试方案实现做具体介绍。本文对以太网测试的理解有一定参考意义。     正文 10G以太网协议介绍 10Gbps以太网标准由IEEE 802.3工作组于2000年正式制定,10G以太网使用与以往10Mbps和100Mbps以太网相同的形式,它允许直接升级到高速网络。同样使用IEEE 802.3标准的帧格式和流量控制方式。此外,10G以太网使用由IEEE 802.3小组定义了和以太网相同的管理对象。下图是10G以太网协议结构:

  • 发表了主题帖: 10G高速走线的处理

    【摘要】       随着科技的不断进步,产品的更新换代,器件工作频率越来越高,EDA工程师在单板中越来越频繁的接触到10G走线,如何处理好这些10G高速线,将是EDA工程师所面临的重大挑战。   【关键词】10G  高速线         引言处理 近随着科技的不断进步,产品的更新换代,器件工作频率越来越高,EDA工程师在单板中越来越频繁的接触到10G走线,如何处理好这些10G高速线,将是EDA工程师所面临的重大挑战。作者以最近所完成的两岸三地(长江两岸,北京上海南京三地)的三个项目组的三块PCB来分析讨论,并进行归纳总结,为今后处理10G高速线提出一些可以借鉴的经验。

  • 2019-09-11
  • 回复了主题帖: DC_DC电源电感计算

    PowerAnts 发表于 2019-9-11 19:58 有效电流Irms:通常指是电感表面温度上升到40度时的等效电流值。   “上升到40度”应 ...

  • 发表了主题帖: DC_DC电源电感计算

    概述: 我们板上电源最常用的非隔离DC-DC电源主要有两种拓扑,BUCK和BOOST,其中电感是比较关键的一个参数。本文简介这两种电源电感的选型计算。 一:电感主要参数及意义  DC-DC外围电感选型需要考虑以下几个参数:电感量L,自谐振频率f0,内阻DCR,饱和电流Isat,有效电流Irms。 电感量L:L越大,储能能力越强,纹波越小,所需的滤波电容也就小。但是L越大,通常要求电感尺寸也会变大,DCR增加,导致DC-DC效率降低。相应的电感成本也会增加。  自谐频率f0:由于电感中存在寄生电容,使得电感存在一个自谐振频率。超过此f0时,电感表现为电容效应,低于此f0时,电感才表现为电感效应(阻抗随频率增大而增加)。  内阻DCR:指电感的直流阻抗。该内阻造成I2R的能量损耗,一方面造成DC-DC降低效率,同时也是导致电感发热的主要原因。 饱和电流Isat:通常指电感量下降30%时对应的DC电流值。 有效电流Irms:通常指是电感表面温度上升到40度时的等效电流值。   

  • 发表了主题帖: 射频采样DAC杂散排查与优化

    项目采用的是TI的射频采样器件来实现,其中每块单板上有四片射频采样DAC。在调试过程中,对DAC输出单音进行测试,发现在信号530k左右有较大的杂散,其中DAC0和DAC1的杂散幅度约-55dB左右,基本满足要求,DAC2和DAC3的杂散达到了-45dB左右,可能会影响到EVM等系统指标,需要进行排查。   3、调试思路分析及排查 DAC的杂散,一般来自以下几个方面:可能是信号的镜像等,要么是参考受到干扰,要么是DAC的模拟供电受到干扰。 1、信号的镜像在系统设计时已经考虑过,避免镜像落入有效带宽范围内; 2、是参考受到干扰,还是DAC的模拟供电受到干扰,需要通过实验来进一步排查; (1)首先利用DAC可以自发单音的功能,测试在自发单音下各个DAC输出的近端杂散分量情况。                                     DAC 0

  • 发表了主题帖: DAC数字位宽对底噪影响测试

    DAC的底噪收到采样时钟,自身热噪,数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响,特别是在LTE系统,系统指标要求没有GSM严苛的情况下,是不是可以降低数字链路的位宽,对下行链路处理单元的位宽从16bit降低到更低的bit位宽。   【关键词】 DAC位宽 躁底   概述 DAC的底噪收到采样时钟,自身热噪,数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响,特别是在LTE系统,系统指标要求没有GSM严苛的情况下,是不是可以降低数字链路的位宽,对下行链路处理单元的位宽从16bit降低到更低的bit位宽。 测试主要是基于当前RRU系统所使用的中频DAC芯片DAC38J84,该芯片能满足当前RRU系统对GSM的需求,通过测试希望了解数字躁底对DAC的底噪产生的影响变化趋势。

  • 发表了主题帖: 浅谈驱动能力与时序的关系

    Local Bus是单板中最常用的总线,它既可以工作在同步方式下(如SDRAM),也可以工作在异步方式下,几乎每块单板都必须使用它。它的拓扑接口如图 1所示。 图 1 Local Bus基本拓扑图 图 1中的拓扑结构往往受到驱动能力的限制,需要增加驱动器,以保证总线上驱动器所发出的驱动信号能正确的被接收器所收到。因此,我们的Local Bus通常会有型如图 2结构的拓扑图。 图 2 Local Bus一般拓扑图 注:图2中忽略了16244和16245的控制信号。

  • 发表了主题帖: 晶振的基本原理及特性

    晶振一般采用如图1a的电容三端式(考毕兹) 交流等效振荡电路;实际的晶振交流等效电路如图1b,其中Cv是用来调节振荡频率,一般用变容二极管加上不同的反偏电压来实现,这也是压控作用的机理;把晶体的等效电路代替晶体后如图1c。其中Co,C1,L1,RR是晶体的等效电路。 分析整个振荡槽路可知,利用Cv来改变频率是有限的:决定振荡频率的整个槽路电容C=Cbe,Cce,Cv三个电容串联后和Co并联再和C1串联。可以看出:C1越小,Co越大,Cv变化时对整个槽路电容的作用就越小。因而能“压控”的频率范围也越小。实际上,由于C1很小(1E-15量级),Co不能忽略(1E-12量级,几PF)。所以,Cv变大时,降低槽路频率的作用越来越小,Cv变小时,升高槽路频率的作用却越来越大。这一方面引起压控特性的非线性,压控范围越大,非线性就越厉害;另一方面,分给振荡的反馈电压(Cbe上的电压)却越来越小,最后导致停振。 采用泛音次数越高的晶振,其等效电容C1就越小;因此频率的变化范围也就越小。

  • 2019-09-10
  • 发表了主题帖: 盘点二级管及八大电路保护元器件

    电路保护元器件应用领域广泛,只要有电的地方就有安装电路保护元器件的必要,如各类家用电器、家庭视听及数码产品、个人护理等消费类电子产品、计算机及其周边、手机及其周边、照明、医疗电子、汽车电子、电力、工业设备等,涵盖人们生产生活的方方面面。

  • 发表了主题帖: 模块电源结构设计指南

    模块电源主要形式是DC-DC模块,此外还有AC-DC模块,DC-AC(铃流)模块。没有特别指明,本文默认为DC-DC模块。

  • 发表了主题帖: 设计电源时防止EMI的22个措施

    作为工作于开关状态的能量转换装置,开关电源的电压、电流变化率很高,产生的干扰强度较大; 干扰源主要集中在功率开关期间以及与之相连的散热器和高平变压器,相对于数字电路干扰源的位置 较为清楚;开关频率不高(从几十千赫和数兆赫兹),主要的干扰形式是传导干扰和近场干扰;而印 刷线路板(PCB)走线通常采用手工布线,具有更大的随意性,这增加了 PCB 分布参数的提取和近场 干扰估计的难度。

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