lingking

个性签名:拿PADS和Allegro软件来吹牛的都是些土鳖

  • 2019-06-26
  • 回复了主题帖: 软件工程师说不会用GPIO来模拟I2C,是不是个菜鸡?

    okhxyyo 发表于 2019-6-26 07:55 我不知道这是不是个菜鸟,毕竟有些人技术很牛,但是你要是跟他各种名词去讲可能他真的听不懂这是在说什么概 ...
    这种人对企业是有害的

  • 2019-06-25
  • 发表了主题帖: 软件工程师说不会用GPIO来模拟I2C,是不是个菜鸡?

    本帖最后由 lingking 于 2019-6-26 00:06 编辑         今天遇到一件烦心的事。公司里面一个搞软件的说我设计的电路I2C有问题。说是I2C访问一些芯片时间长了就会死机。我把芯片数据手册打印出来,将有关部分用红笔圈了出来给它看我没有做错。我看单片机用的是STM32,它使用了硬件I2C功能。我和它说STM32的I2C本身就有问题,叫他不要用I2C功能,改为GPIO模拟I2C协议,它死活就是不听。这家伙一直说它不懂得怎么用IO来模拟I2C,还说我不懂I2C协议、还说 “你行就你上、我不搞了给你搞”之类的话来怼人。我真是怀疑这家伙是半路出家搞电子的,平时就经常搞错一些基本概念弄得大家哭笑不得,今天又出这样的事。真搞不懂这种人是怎么在深圳生存的。

  • 回复了主题帖: 黑金的FPGA真够烂的

    英尚微电子 发表于 2019-6-25 13:59 AGM的FPGA可以试一下哦~~
    AGM是什么。重新买开发板应该是不可能的了

  • 2019-06-24
  • 回复了主题帖: 小梅哥和你一起深入学习FPGA之初学者指南

    梅哥。我现在学FPGA也是卡在了testbench上,跟个黑金的教程抄代码,他们的教程没有给出testbench,我也无从下手。有没有什么好的素材、设计案例之类的资料可以学习编写testbench?

  • 发表了主题帖: FPGA初学者求助 Verilog 测试代码

            各位老司机,小弟最近在学Verilog /FPGA。目前是跟着开发板卖家给来的教程敲代码来熟悉FPGA开发,可是最近想到编写好的Verilog模块还是要写一个测试平台来验证功能才算是懂开发。这几天在模仿教程里的串口例程。可是到了仿真验证阶段的时候却发现怎么搞都不对,串口接收的结果没有一次正确的。例程基本上是照抄的,应该是测试平台写的有问题。唉,实在是不怎么会写测试平台。教材上讲的测试平台都是极其简单的,例子又少。初学者真的一下子写不出串口接收的测试代码。现在是厚着脸皮把自己抄的例程和自己写的测试代码贴上来,希望大家指点指点。另外也将卖家配套的代码贴上来供大家参考。 首先,照抄的代码: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module UART_RX( input RX, // UART的RX input clk_div, // 时钟 output rx_flag, // 接收完成标志 output dataerror, // 数据错误标志 output frameerror, // 帧错误 output [7:0]data ); reg[7:0]data; reg[7:0]cnt; reg rxbuf,rxfall,receive; parameter paritymoed = 1'b0; reg presult,idle; always@(posedge clk_div) // 下降沿信号 begin rxbuf <= RX; rxfall <= rxbuf&(~RX); end always@(posedge clk_div) begin if(rxfall && (~idle)) begin receive <= 1'b1; end else if(cnt == 8'd168) receive <= 1'b0; end always@(posedge clk_div) begin if(receive == 1'b1) begin case(cnt) 8'd0:begin // 起始位 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; end 8'd24:begin // bit 0 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[0] <= RX; presult <= paritymoed ^ RX; end 8'd40:begin // bit 1 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[1] <= RX; presult <= presult ^ RX; end 8'd56:begin // bit 2 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[2] <= RX; presult <= presult ^ RX; end 8'd72:begin // bit 3 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[3] <= RX; presult <= presult ^ RX; end 8'd88:begin // bit 4 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[4] <= RX; presult <= presult ^ RX; end 8'd104:begin // bit 5 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[5] <= RX; presult <= presult ^ RX; end 8'd120:begin // bit 6 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[6] <= RX; presult <= presult ^ RX; end 8'd136:begin // bit 7 idle <= 1'b1; cnt <= cnt + 1'b1; rx_flag <= 1'b0; data[7] <= RX; presult <= presult ^ RX; end 8'd152:begin // bit 校验位 idle <= 1'b1; cnt <= cnt + 1'b1; if(presult == RX) dataerror <= 1'b0; else dataerror <= 1'b1; rx_flag <= 1'b1; end 8'd168:begin // bit 停止位 idle <= 1'b1; cnt <= cnt + 1'b1; if(1'b1 == RX) frameerror <= 1'b0; else frameerror <= 1'b1; rx_flag <= 1'b1; end default: cnt <= cnt + 8'b1; endcase end else begin cnt <= 8'b0; idle <= 1'b0; rx_flag <= 1'b0; end end endmodule   然后是我自己写的测试 平台: `include "UART_RX.v" module RX_tb; reg RX,clk_div; wire rx_flag,dataerror,frameerror; wire [7:0]data; // 例化 UART_RX RX_U1( .RX(RX), // UART的RX .clk_div(clk_div), // 时钟 .rx_flag(rx_flag), // 接收完成标志 .dataerror(dataerror), // 数据错误标志 .frameerror(frameerror), // 帧错误 .data(data) ); initial begin RX = 1; clk_div = 1; #10 RX = 0; #22 RX = 1; end always #1 clk_div = ~clk_div; endmodule 最后,是卖家给的官方例程,只有例程,没给测试平台:  

  • 回复了主题帖: 美国打压中国顶尖企业,是害怕中国人“太聪明”?

    strong161 发表于 2019-6-24 17:21 楼主看的维度还是低了一些…楼主可以把格局再放大些看这些问题,也许可会有一篇好贴出来。
    仁者见仁智者见智

  • 回复了主题帖: 美国打压中国顶尖企业,是害怕中国人“太聪明”?

    yeahelton 发表于 2019-6-24 14:21 老大出来说话了,幸福是奋斗出来的!你还能说啥?
    这个是不得不服,信马克思就是好啊。要什么就有什么,想什么就来什么。芯片不给用了,马上就有备胎跳出来。系统说不给用了,红懵又出来了,牛B!

  • 2019-06-22
  • 回复了主题帖: 学 verilog / FPGA 还是要靠培训吗?

    bigbat 发表于 2019-6-22 20:39 个人学习FPGA的经验是,觉得一开始学习思路就有问题!好多的教材都是强调例程,不讲数字电路的设计思想,而 ...
    现在主要是卡在了测试语句的编写上面,编好了一个模块结果写不出一个对应的测试代码来测试功能有没有正确。只能回头看看书了

  • 2019-06-21
  • 回复了主题帖: 学 verilog / FPGA 还是要靠培训吗?

    不足论 发表于 2019-6-21 10:30 培训花钱,但是上手快,看书呢,则需要时间和训练的累积。在有底蕴的公司里学习确实是最优的选择,重要的事 ...
    感觉国内懂 verilog / FPGA的人真的很少。可能是我看书理解得还不够透彻,现在唯一的办法是重新将那本书学一遍了

  • 回复了主题帖: 学 verilog / FPGA 还是要靠培训吗?

    ou513 发表于 2019-6-21 08:10 现在很多所谓的培训,就是忽悠钱,也不一定说全部都不行,培训方法不一样,看个人的接受方式了,如果培训更 ...
    感觉搞verilog的人还是太少,学习的资料也基本上是单纯讲语法,开发板的资料也多半是直接给出代码,没有思想。这是让人感觉摸不到门路的

  • 2019-06-20
  • 发表了主题帖: 学 verilog / FPGA 还是要靠培训吗?

           本人大学的时候没有学过verilog的课程,但是有同学选修过这个课程。我把书拿过来大概看了一下。现在工作了准备以后转向FPGA开发,最近又拿起了夏宇闻的那本《verilog 数字系统设计教程》来看。说实话那本书每一个知识点都讲得很详细,但是知识点之间的联系基本上看不到。也没有实际针对某一个项目需求来给出完整的设计过程,总之就是感觉这些教材都比较脱离实际。看书每一个知识点都懂,但一动手写代码就束手无策。这种情况就像《神雕侠侣》里面的杨过小时候被郭靖送到赵志敬手下学武功一样,只讲理论没教实战,最终相当于没学一样。        据我所知,那本教材的作者也是个搞培训的。网上也流传着他的培训视频。视频一共有16个,但都是特别短而且并没有什么实质性的内容,好像是在培训的时候录一段小视频然后故意流出来的。目的就是宣传那个培训机构。想想也是,如果有用的内容写在了书上面,他的培训班就开不下去了。         说了这么多,最后想问一下各位老司机,学 verilog / FPGA 主要是靠自学还是公司里面有培训,还是要自己掏钱参加社会上的培训课程?有没有比较贴近实战、讲解设计思想的资料?

  • 回复了主题帖: 用verilog设计数字电路之前都要画一画系统架构图吗?

    全部都是泡馍 发表于 2019-6-20 14:29 RTL级设计 在于功能性设计  具体电路关系不是特别大
    输入输出的信号定义还是要明确的

  • 回复了主题帖: 用verilog设计数字电路之前都要画一画系统架构图吗?

    heningbo 发表于 2019-6-20 14:16 为什么会说是被开发板误了,是不是没有选对开发板吧。 之前自己就是没选好,最近因项目需求买了另一家 ...
    他们给的教程只有代码,没有原理框图。也没有配套视频

  • 回复了主题帖: 用verilog设计数字电路之前都要画一画系统架构图吗?

    yupc123 发表于 2019-6-20 08:52 写hdl代码,就是画电路图,没电路基础,最好不要学
    我可不是电路的外行,只是没有用过verilog写代码而已。本科就是微电子专业的

  • 回复了主题帖: 用verilog设计数字电路之前都要画一画系统架构图吗?

    yupc123 发表于 2019-6-20 08:52 写hdl代码,就是画电路图,没电路基础,最好不要学
    教材里总是纸上谈兵。然后现在又被开发板的教程误导了。感觉应该是先画原理框图然后根据图来写代码的

  • 2019-06-19
  • 发表了主题帖: 用verilog设计数字电路之前都要画一画系统架构图吗?

           最近在学FPGA,  买回来的开发板配的教程只有PDF版。而且文档教程里面只有很少的文字讲解,剩下的直接全都是 verilog代码,设计的思路和过程一点都没有讲解。今天晚上我跟着他们的的教程来写串口收发的电路,看着代码就有点莫名其妙,刚写好了模块的输入输出信号,往下看下面就突然有一大堆变量也不知哪个变量用在哪个语句块里面。照着迷迷糊糊抄完了一遍,感觉是没有彻底明白设计的思路。然后我想起之前在网上看到别人发表的各种帖子、论文里面用verilog设计数字模块的时候都画了一个系统级的原理图,如下图所示。详细到数字模块的每一个子模块都确定了输入输出信号的个数、位宽,以及子模块之间的逻辑关系。我想问一下,大家是不是在实际工作中的时候也会先画一个类似的原理图,然后根据图来写verilog代码?

  • 回复了主题帖: 狂吹PADS、Allegro的都是些土鳖

    studyqu309 发表于 2019-6-19 18:17 存在的就是合理的
    是的,土鳖也有土鳖生存的空间。各行各业都是

  • 回复了主题帖: 毕业出一大波书籍,C/C++,linux,算法,其它等等,大甩卖,仅剩3天

    这么多书,全买新的要很多钱

  • 2019-06-18
  • 回复了主题帖: 狂吹PADS、Allegro的都是些土鳖

    PowerAnts 发表于 2019-6-18 10:38 说实话,不是太想跟人计较,非常忙! 是谁在纠结,大家一目了然
    没有人在纠结,我就是专门发一个帖子来吐槽一下土鳖而已,别无他意。连帖子都看不懂的人还是回去找小学语文老师补补课吧

  • 2019-06-17
  • 回复了主题帖: 二极管反向截止如何理解测得的电压

    有这样测电压的吗

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