lingking

个性签名:拿PADS和Allegro软件来吹牛的都是些土鳖

  • 2019-07-18
  • 回复了主题帖: 走自己的线,就让SI工程师说去吧

    为什么这里flyby会比那个拓扑差?

  • 2019-07-15
  • 回复了主题帖: 学FPGA没人教,只看教程能学得会吗?

    ZYNQ 发表于 2019-7-15 17:00 还得自己去钻研,把各种坑都趟一遍就成为高手了,哈哈哈
    确实

  • 2019-07-14
  • 回复了主题帖: 发现了一个Altium Designer导入SIwave的方法

    赞一个

  • 回复了主题帖: 学FPGA没人教,只看教程能学得会吗?

    小潜艇 发表于 2019-7-11 17:18 有这么个说法,无论在学校还是有师傅带!能讲给你的或者能编成教材的,都是成熟知识。说白了,就是落后知识 ...
    不是落后不落后的问题,是那些东西根本纸上谈兵。甚至还要找很多资料才能让自己写的代码用起来

  • 回复了主题帖: GS之间接电容

    电容的电压不能突变,所以这里加一个电容可以让MOS管导通的时间加长

  • 2019-07-12
  • 回复了主题帖: 初学者,被开发板的垃圾代码坑了一晚上

    这个版块好冷这个版块好冷这个版块好冷这个版块好冷这个版块好冷这个版块好冷这个版块好冷

  • 2019-07-10
  • 回复了主题帖: 大家都来看看PCB软件

    推荐AD19.1.5

  • 回复了主题帖: 用AD软件画孔的注意了!

    出gerber文件,一切都是对自己负责。拒绝一切扯皮

  • 2019-07-07
  • 回复了主题帖: 【沁恒试用】单步仿真

    ddllxxrr 发表于 2019-7-7 20:26 有啊,我司都用的是XP,怎么????能干活就行呗。 
    好多设计软件已经不再支持XP了

  • 回复了主题帖: 卷款跑路?深圳老牌电子厂聚电科技倒闭!为什么电子厂的日子越来越难?

    相信这肯定又是那种老板喜欢拍脑袋决定事情的公司,被活活折腾死的

  • 回复了主题帖: 【沁恒试用】单步仿真

    还有人用XP吗

  • 回复了主题帖: 在 沙雕 手下做事心好累!( 续集 )

    mymyhope 发表于 2019-7-7 09:14 大环境就那样,请不要随意称呼别人为沙雕
    怎么大环境老是中枪呢,人找不到工作是大环境不好,公司招不到人是大环境不好,产品卖不出去、被人退货是大环境不好。这些人原来应该不全是沙雕的,在沙雕公司的沙雕文化下面浸淫太久了,就成了沙雕。

  • 2019-07-05
  • 回复了主题帖: 我的电赛分享《三战电赛》

    佩服

  • 回复了主题帖: 在 沙雕 手下做事心好累!( 续集 )

    zike310 发表于 2019-7-5 10:07 你这个问题看起来就和《大江大河》里面的小青年遇到的问题一样,同事可帮不可帮的绝对不帮你,不是领导直接 ...
    和这样一帮浑人做事真的很糟心,完全没有条理的

  • 回复了主题帖: 软件工程师说不会用GPIO来模拟I2C,是不是个菜鸡?

    LeoMe 发表于 2019-7-5 09:01 一路从430到stm8再到stm32用上来,而且一直在坚持用硬件I2C的我到底经历过了什么 /泪目 之前把一段stm ...
    I2C是有专利的,ST不想给。所以搞出另一套,导致出bug

  • 2019-07-04
  • 发表了主题帖: 初学者,被开发板的垃圾代码坑了一晚上

           本人用的是黑金的AX309开发板,最近初学FPGA。今天仿真他们教程里面的串口例程,首先一个简单的时钟分频模块的仿真就出了问题。 首先这是他们的代码: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Module Name: clkdiv // 产生一个波特率9600的16倍频的时钟,9600*16= 153600 // 相当于50MHz的326分频,50000000/153600=326 ////////////////////////////////////////////////////////////////////////////////// module clkdiv(clk50, clkout); input clk50; //系统时钟 output clkout; //采样时钟输出 reg clkout; reg [15:0] cnt; //分频进程,对50Mhz的时钟326分频 always @(posedge clk50) begin if(cnt == 16'd162) begin clkout <= 1'b1; cnt <= cnt + 16'd1; end else if(cnt == 16'd325) begin clkout <= 1'b0; cnt <= 16'd0; end else begin cnt <= cnt + 16'd1; end end endmodule 我写的测试代码: `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Additional Comments: // //////////////////////////////////////////////////////////////////////////////// module DIV_tb; // Inputs reg CLK_50M; // Outputs wire CLK_DIV; // Instantiate the Unit Under Test (UUT) clkdiv uut ( .clk50(CLK_50M), .clkout(CLK_DIV) ); initial begin // Initialize Inputs CLK_50M = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here end always begin #10 CLK_50M = ~CLK_50M; end endmodule     代码上看是没有什么问题,可是一导进modelsim里面仿真就傻眼了,模块的输出始终是X,一条红线直至仿真结束。           然后各种看书,对比代码也不知道哪里出了错,后来看到一个网页上有说到相关的东西,怀疑是不是计数器没有复位导致状态不确定所以才这样的。然后我去改了代码,模块和testbench上都加入了Reset复位信号,然后仿真的结果就对了,时钟的分频信号终于有了输出:     从这个事情可以看出,写代码的严谨、仿真测试有多重要。这家的产品真是误人子弟啊。不过从客观上还是要感谢一下他们,如果不是这样,我也体会不到复位和初值的重要性  

  • 回复了主题帖: 在 沙雕 手下做事心好累!( 续集 )

    dcexpert 发表于 2019-7-4 21:25 遇到这种情况是比较麻烦,等后期调试会更头疼。
    你说的太对了。现在就是一个产品快要到约定的发货日期了,各个模块之间还存在对不上的问题,每一天都要核对这个核对那个,同时还有别的东西也被人催着做。这些东西原本都是可以避免的,是那些人分了太多电路模块,安排任务的时候又像上面说的那样糊里糊涂。真是世上本无事,庸人自扰之啊

  • 回复了主题帖: 在 沙雕 手下做事心好累!( 续集 )

    littleshrimp 发表于 2019-7-4 20:37 告诉老板让A把需求写明白,发邮件给你,抄送老板。
    唉,每次做点什么事都是这样。总是没有人知道整体的情况,一个个都是不管的态度。互相问来问去,次次都是先搞得乱七八糟再来纠错。要不是时机还没成熟,真想马上走人

  • 发表了主题帖: 在 沙雕 手下做事心好累!( 续集 )

            在沙雕公司里面工作,有一个沙雕上司真的会让人天天想辞职。沙雕上司每次交代东西给我做,都说是,那个谁做一个某某东西,具体要求去问A同事。然后我去问A同事,A同事说“我不清楚,你去问一下B同事”。于是我又屁颠屁颠的跑去问B同事,B又说“我不清楚啊,去问一问C同事”。又跑去问C同事, C又说“我不清楚啊,你去问你的沙雕上司吧”。最后不得已又回头问沙雕上司,沙雕上司又说“不是说了吗,叫你去问A 啊”。然后去再问一次A同事,A又说 “不是说了吗。你去问B啊”。  然后就陷入了死循环。。。。。。。。。。。。。。。。。。 此内容由EEWORLD论坛网友lingking原创,如需转载或用于商业用途需征得作者同意并注明出处

  • 回复了主题帖: 学FPGA没人教,只看教程能学得会吗?

    Jacktang 发表于 2019-7-4 09:48 楼主有什么问题大胆地在这个板块发吧,,, 会有高人会跟你讨论,,,
    这个版块比较冷,如果讨论具体问题应该也没有人能给出具体的思路吧,大家都忙

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